本實(shí)用新型涉及電力系統(tǒng)測(cè)試技術(shù)領(lǐng)域，尤其是一種檢測(cè)合并單元測(cè)試儀角差分辨率的裝置。

背景技術(shù)：

合并單元(MU)是電流、電壓互感器的接口裝置。合并單元在一定程度上實(shí)現(xiàn)了過(guò)程層數(shù)據(jù)的共享和數(shù)字化，它作為遵循IEC61850標(biāo)準(zhǔn)的數(shù)字化變電站間隔層、站控層設(shè)備的數(shù)據(jù)來(lái)源，作用十分重要。隨著數(shù)字化變電站自動(dòng)化技術(shù)的推廣和工程建設(shè)，對(duì)合并單元的功能和性能要求越來(lái)越高。

合并單元在智能變電站中是電壓電流等互感器與保護(hù)、測(cè)量、計(jì)量以及其他控制設(shè)備之間的接口，是為站控層提供采樣數(shù)據(jù)支撐的關(guān)鍵元件。目前國(guó)內(nèi)智能變電站多采用傳統(tǒng)電磁式互感器輸入的合并單元，即模擬式合并單元，這種合并單元可以實(shí)現(xiàn)AD轉(zhuǎn)換以及按照IEC61850-9-2報(bào)文格式進(jìn)行數(shù)據(jù)處理，并把數(shù)據(jù)通過(guò)光纖傳送至其他二次設(shè)備。模擬式合并單元主要包含三個(gè)部分，互感器輸入及AD采樣、與保護(hù)測(cè)量等控制設(shè)備的接口以及時(shí)鐘同步功能。

合并單元內(nèi)部采樣電路存在一定離散性，幅值誤差和角度誤差都是隨機(jī)的，需要由合并單元測(cè)試儀測(cè)試得出。幅值誤差為絕對(duì)值量，一般較易測(cè)得，而角差為相對(duì)誤差量，較難準(zhǔn)確測(cè)得。國(guó)內(nèi)有多個(gè)合并單元測(cè)試儀生產(chǎn)廠家，其產(chǎn)品質(zhì)量參差不齊，配合不同的角差算法，對(duì)測(cè)試合并單元角差測(cè)試的靈敏度不同。

測(cè)試合并單元與測(cè)試互感器本質(zhì)類(lèi)似，目前國(guó)內(nèi)測(cè)試合并單元測(cè) 試儀角差分辨率方案與測(cè)試互感器測(cè)試儀角差分辨率方案類(lèi)似，需要額外的調(diào)相器，其方法比較復(fù)雜，需要添置額外的測(cè)試設(shè)備。

如圖1所示，模擬源產(chǎn)生電壓或電流模擬信號(hào)，該模擬信號(hào)分別輸入至調(diào)相器和合并單元測(cè)試儀，模擬信號(hào)經(jīng)調(diào)相器生成同頻率同幅值但有指定相位差的模擬信號(hào)并接至標(biāo)準(zhǔn)合并單元，合并單元測(cè)試儀和標(biāo)準(zhǔn)合并單元通過(guò)同步裝置同步采樣，合并單元測(cè)試儀接收標(biāo)準(zhǔn)合并單元輸出的光纖數(shù)字報(bào)文并解析采樣值，并計(jì)算測(cè)試儀本身采樣值與接收到的標(biāo)準(zhǔn)合并單元采樣值報(bào)文的角差。合并單元測(cè)試儀的角差分辨率是指：合并單元測(cè)試儀可檢測(cè)出的測(cè)試儀本身采樣值與接收到的標(biāo)準(zhǔn)合并單元采樣值報(bào)文的最小角差。通過(guò)調(diào)相器逐漸調(diào)整采樣信號(hào)的相位角度，可以確定合并單元測(cè)試儀本身的角差分辨率。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型針對(duì)現(xiàn)有技術(shù)中測(cè)試合并單元測(cè)試儀的角差分辨率需要額外增加調(diào)相器，方法復(fù)雜的問(wèn)題，而研究設(shè)計(jì)一種方法簡(jiǎn)單、測(cè)量精度高的檢測(cè)合并單元測(cè)試儀角差分辨率的裝置。

一種檢測(cè)合并單元測(cè)試儀角差分辨率的裝置，包括三相模擬源、同步裝置、合并單元測(cè)試儀和標(biāo)準(zhǔn)合并單元，其特征在于，所述標(biāo)準(zhǔn)合并單元包括：

同步模塊，所述同步裝置向所述同步模塊和合并單元測(cè)試儀發(fā)送帶有IRIG-B時(shí)鐘編碼的同步脈沖，所述同步模塊通過(guò)FPGA對(duì)同步脈沖進(jìn)行解碼；

AD采樣模塊，連接三相模擬源，對(duì)所述三相模擬源的模擬信號(hào)進(jìn)行采樣，并將模擬信號(hào)轉(zhuǎn)化成數(shù)字信號(hào)；

數(shù)字調(diào)相模塊，接收所述同步模塊解析出的秒同步時(shí)刻的同步標(biāo) 志，根據(jù)用戶設(shè)置提前或滯后發(fā)送采樣脈沖到AD采樣模塊，AD采樣模塊接收到采樣脈沖后對(duì)模擬信號(hào)采樣；

控制單元，讀取所述AD采樣模塊發(fā)送的帶有時(shí)間標(biāo)志的數(shù)字信號(hào)，并進(jìn)行SV報(bào)文組包；

以太網(wǎng)控制器，接收控制單元發(fā)送的SV報(bào)文，并發(fā)送SV報(bào)文到合并單元測(cè)試儀；

所述合并單元測(cè)試儀通過(guò)比較帶有角差的SV報(bào)文的數(shù)字信號(hào)和采集的模擬信號(hào)來(lái)檢測(cè)角差，根據(jù)合并單元測(cè)試儀能夠檢測(cè)出角差時(shí)，數(shù)字調(diào)相模塊提前或者滯后發(fā)送采樣脈沖所導(dǎo)致的角差的大小來(lái)判斷合并單元測(cè)試儀的角差分辨率。

進(jìn)一步地，所述標(biāo)準(zhǔn)合并單元的主芯片采用雙核ARM微處理器和現(xiàn)場(chǎng)可編程門(mén)陣列FPGA。

進(jìn)一步地，所述標(biāo)準(zhǔn)合并單元的主芯片配置有對(duì)時(shí)模塊，其中對(duì)時(shí)輸入采用HFBR-2412，對(duì)時(shí)輸出采用HFBR-1414。

進(jìn)一步地，所述標(biāo)準(zhǔn)合并單元的主芯片配置有系統(tǒng)程序運(yùn)行內(nèi)存，采用美光DDR3RAM。

進(jìn)一步地，所述標(biāo)準(zhǔn)合并單元的主芯片配置有時(shí)鐘芯片RTC，RTC采用DS3231。

進(jìn)一步地，所述標(biāo)準(zhǔn)合并單元的主芯片外接有液晶屏和薄膜開(kāi)關(guān)鍵盤(pán)。

進(jìn)一步地，所述標(biāo)準(zhǔn)合并單元的主芯片配置有用于SV報(bào)文發(fā)送的ST光口。

更進(jìn)一步地，所述數(shù)字調(diào)相模塊和以太網(wǎng)控制器均由現(xiàn)場(chǎng)可編輯門(mén)陣列FPGA實(shí)現(xiàn)。

相對(duì)于現(xiàn)有技術(shù)本實(shí)用新型顯而易見(jiàn)地具有以下有益效果：

1、標(biāo)準(zhǔn)合并單元與合并單元測(cè)試儀對(duì)同一個(gè)三相模擬源同時(shí)采樣并將采樣值經(jīng)過(guò)處理，采用符合IEC61850-9-2格式的數(shù)字化報(bào)文，通過(guò)以太網(wǎng)控制器發(fā)送至合并單元測(cè)試儀，由合并單元測(cè)試儀計(jì)算其本身采樣值與數(shù)字化采樣值的誤差，其結(jié)果即為合并單元測(cè)試儀本身誤差；數(shù)字調(diào)相模塊通過(guò)現(xiàn)場(chǎng)可編程門(mén)陣列FPGA根據(jù)用戶設(shè)置提前或滯后發(fā)送采樣脈沖，以調(diào)節(jié)數(shù)字信號(hào)采樣值與合并單元測(cè)試儀本身采集的模擬信號(hào)之間的角差，合并單元測(cè)試儀所能測(cè)出的最小角差即為其角差分辨率。不需要增加額外的調(diào)相器，測(cè)試方法簡(jiǎn)單且測(cè)試精度高。

附圖說(shuō)明

圖1是現(xiàn)有技術(shù)合并單元測(cè)試儀角差分辨率測(cè)試示意圖；

圖2是本實(shí)用新型實(shí)施例檢測(cè)合并單元測(cè)試儀角差分辨率的裝置的示意圖；

圖3是本實(shí)用新型實(shí)施例硬件示意圖。

具體實(shí)施方式

為了使本實(shí)用新型所解決的技術(shù)問(wèn)題、技術(shù)方案及有益效果更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本實(shí)用新型進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本實(shí)用新型，并不用于限定本實(shí)用新型。

如圖2所示，檢測(cè)合并單元測(cè)試儀角差分辨率的裝置包括：三相 模擬源、同步裝置、合并單元測(cè)試儀和標(biāo)準(zhǔn)合并單元，標(biāo)準(zhǔn)合并單元包括：同步模塊、AD采樣模塊、數(shù)字調(diào)相模塊、控制單元和以太網(wǎng)控制器。

如圖3所示，標(biāo)準(zhǔn)合并單元的硬件部分采用的主芯片為ZYZC020芯片，該芯片包含雙核Cortex-A9的ARM核，運(yùn)行頻率可達(dá)800MHz，并包含85K邏輯門(mén)大容量現(xiàn)場(chǎng)可編程門(mén)陣列FPGA。FPAG特有的精確時(shí)序控制能力可以將合并單元送過(guò)來(lái)的數(shù)字量都打上時(shí)標(biāo)。

主芯片還配置有作為系統(tǒng)程序運(yùn)行內(nèi)存的兩片美光的DDR3RAM。

主芯片還配置有用于存儲(chǔ)系統(tǒng)程序的16MB QSPI FLASH。

主芯片還配置有用于存儲(chǔ)系統(tǒng)配置參數(shù)的8KB FRAM。

主芯片還配置有時(shí)鐘芯片RTC，采用DS3231，可以保證2ppm的計(jì)時(shí)誤差。

主芯片還外接有640x480真彩TFT液晶屏以及薄膜開(kāi)關(guān)鍵盤(pán)。

主芯片還配置有1個(gè)用于SV保溫發(fā)送的ST光口和一個(gè)用于調(diào)試的電口。

以太網(wǎng)控制器采用TI的DP83640芯片。

標(biāo)準(zhǔn)合并單元支持光纖對(duì)時(shí)輸入輸出功能，對(duì)時(shí)輸入采用HFBR-2412，對(duì)時(shí)輸出采用HFBR-1414；

標(biāo)準(zhǔn)合并單元配置6路高精度AD采樣模塊，AD芯片采用ADI公司的24位高精度AD芯片AD7767。

現(xiàn)結(jié)合圖2說(shuō)明本實(shí)用新型的工作原理和方法：

同步裝置向同步模塊和合并單元測(cè)試儀發(fā)送帶有IRIG-B時(shí)鐘編 碼的同步脈沖，同步模塊通過(guò)FPGA對(duì)同步脈沖進(jìn)行解碼，并在秒同步時(shí)刻向數(shù)字調(diào)相模塊發(fā)送同步標(biāo)志，數(shù)字調(diào)相模塊根據(jù)用戶設(shè)置提前或者滯后發(fā)送采樣脈沖到AD采樣模塊，AD采樣模塊接收到采樣脈沖后對(duì)三相模擬源的模擬信號(hào)采樣，并將模擬信號(hào)轉(zhuǎn)化成數(shù)字信號(hào)，控制單元讀取AD采樣模塊發(fā)出的帶有時(shí)間標(biāo)志的數(shù)字信號(hào)，并進(jìn)行SV報(bào)文組包，以太網(wǎng)控制器接收控制單元發(fā)送的SV報(bào)文，并發(fā)送SV報(bào)文到合并單元測(cè)試儀。

合并單元測(cè)試儀通過(guò)比較SV報(bào)文的數(shù)字信號(hào)和采集的模擬信號(hào)來(lái)檢測(cè)角差，根據(jù)合并單元測(cè)試儀能夠檢測(cè)出角差時(shí)，數(shù)字調(diào)相模塊提前或者滯后發(fā)送采樣脈沖的時(shí)間的長(zhǎng)短可判斷合并單元測(cè)試儀的角差分辨率大小。測(cè)試相角誤差時(shí)，可以通過(guò)調(diào)整AD采樣模塊的采樣時(shí)刻產(chǎn)生相角偏差，然后通過(guò)以太網(wǎng)報(bào)文發(fā)送帶有誤差的采樣值報(bào)文給合并單元測(cè)試儀，觀察合并單元測(cè)試儀顯示相角誤差。

上述依據(jù)本實(shí)用新型的理想實(shí)施例為啟示，通過(guò)上述的說(shuō)明內(nèi)容，相關(guān)工作人員完全可以在不偏離本項(xiàng)實(shí)用新型技術(shù)思想的范圍內(nèi)，進(jìn)行多樣的變更以及修改。本項(xiàng)實(shí)用新型的技術(shù)性范圍并不局限于說(shuō)明書(shū)上的內(nèi)容，必須要根據(jù)權(quán)利要求范圍來(lái)確定其技術(shù)性范圍。