一種針對高速信號損耗測試的設計的制作方法
【專利摘要】本發(fā)明提供一種針對高速信號損耗測試的設計，測試時，線寬和間距需要根據實際高速信號線的阻抗以及所在的層設計；測試QPI，PCIE總線的測試板情況：阻抗為85歐姆，板材為IT180A，線寬為5MIL，對間間距為7MIL，采用10度走線方式，傳輸線線長需要8INCH；傳輸線在表層、第三層以及第六層都有分布；設計測試板時，需保證差分線的兩傳輸線走線情況一致，其中一端加測試探頭，在另一端兩條傳輸線聯(lián)通，返回到測試探頭端。本發(fā)明的設計可以使我們知道所設計PCB板的傳輸線插入損耗，并通過計算和仿真得到符合實際情況的Dk和Df值，這樣，在以后的仿真過程中，得到的傳輸線模型將更加準確，仿真的結果將更加可信。
【專利說明】一種針對高速信號損耗測試的設計

【技術領域】
[0001]本發(fā)明涉及電子領域，具體地說是一種針對高速信號損耗測試的設計。

【背景技術】
[0002]目前，信號的傳輸速率越來越高，介質損耗和導體損耗成了我們不得不考慮的損耗因素。而這種損耗直接影響信號正確傳輸，并影響整個系統(tǒng)。設計者必須了解系統(tǒng)的損耗狀況，以便做出正確的判斷及評估。使用此測試方法，不僅使我們快速的知道傳輸鏈路的損耗情況，對系統(tǒng)的好壞做出正確的判斷，同時通過計算和仿真與測量結果的比較，最終得到符合實際情況的Dk和Df值。這樣，在以后的仿真過程中，得到的傳輸線模型將更加準確，仿真的結果將更加可信。另一個優(yōu)點，使用兩端口 TDR代替?zhèn)鹘y(tǒng)的評估損耗所使用的四端口 VNA。降低了測試成本，提高了測試效率，操作變得簡單。


【發(fā)明內容】

[0003]本發(fā)明的目的是克服現(xiàn)有技術中存在的不足，提供一種針對高速信號損耗測試的設計。
[0004]本發(fā)明的技術方案是按以下方式實現(xiàn)的，其特點在于測試時，線寬和間距需要根據實際高速信號線的阻抗以及所在的層設計；測試QPI，PCIE總線的測試板情況:阻抗為85歐姆，板材為IT180A，線寬為5MIL，對間間距為7MIL，采用10度走線方式，傳輸線線長需要8INCH，此線長是為了測量準確度考慮；傳輸線在表層、第三層以及第六層都有分布；
所述測試板需要在這幾層添加被測差分信號線；設計測試板時，需保證差分線的兩傳輸線走線情況一致，其中一端加測試探頭，在另一端兩條傳輸線聯(lián)通，返回到測試探頭端。
[0005]本發(fā)明的優(yōu)點是:
本發(fā)明的一種針對高速信號損耗測試的設計和現(xiàn)有技術相比，可以使我們知道所設計PCB板的傳輸線插入損耗，并通過計算和仿真得到符合實際情況的Dk和Df值，這樣，在以后的仿真過程中，得到的傳輸線模型將更加準確，仿真的結果將更加可信，而且本發(fā)明還具有設計合理、結構簡單、易于加工、使用方便等特點，因而，具有很好的使用價值。

【具體實施方式】
[0006]下面對本發(fā)明的一種針對高速信號損耗測試的設計作以下詳細說明。
[0007]本發(fā)明的一種針對高速信號損耗測試的設計，針對此高速信號損耗測試需要做測試板，此測試板按照實際情況設計，例如線寬和間距需要根據實際高速信號線的阻抗以及所在的層設計。如測試QPI，PCIE總線的測試板情況:阻抗為85歐姆，板材為IT180A，線寬為5MIL，對間間距為7MIL，采用10度走線方式，傳輸線線長需要8INCH，此線長是為了測量準確度考慮。傳輸線在表層、第三層以及第六層都有分布。
[0008]所以測試板需要在這幾層添加被測差分信號線。設計測試板時，需保證差分線的兩傳輸線走線情況一致，其中一端加測試探頭，在另一端兩條傳輸線聯(lián)通，返回到測試探頭端。服務器主板85歐姆傳輸線的測試板。此測試方法硬件組成較為簡單:一臺TDR、探針、測試線纜，測試硬件平臺。傳統(tǒng)測試傳輸線損耗的方法需要使用4端口的網絡分析儀，測試成本較高，通過此方法，使用兩端口 TDR進行損耗測試，使操作變得簡單。
[0009]測試板生產后，進行測試，需要按照嚴格的測試環(huán)境，否則會影響測試數(shù)據。測試環(huán)境如下:
保存條件:防潮柜中，濕度小于40%
測試之前，需要對測試板進行預處理，處理環(huán)境條件:
Temp:23 ± 2。。q
Humidity:40 土 5%RH
Durat1n:No less than 48 hrs.測量環(huán)境:
Temp:15?35 °C q
Humidity:45?75 %RH
Durat1n:Less than 2 hrs.需要采集至少5片測試板數(shù)據，取平均值。傳輸線分布在微帶線，帶狀線。測試數(shù)據給出帶狀線和微帶線4G，8G頻點I INCH傳輸線的損耗值(4G，8G頻點是QPI，PCIE總線所關注的頻點，可以根據具體總線情況做測試方面的側重)。為評估單板信號質量以及仿真模型校準提供數(shù)據。
[0010]對于所設計的PCB板，判斷板上高速信號在此PCB環(huán)境下的損耗大小是否在可接受范圍內；在仿真的過程中，傳輸線模型所使用的參數(shù)(Dk和Df)是否準確，這都需要通過測試進行驗證。此測試方法，正是根據以上需要而產生。應用此測試方法，使我們知道所設計PCB板的傳輸線插入損耗，并通過計算和仿真得到符合實際情況的Dk和Df值，這樣，在以后的仿真過程中，得到的傳輸線模型將更加準確，仿真的結果將更加可信。
[0011]本發(fā)明的一種針對高速信號損耗測試的設計其加工制作非常簡單方便，按照說明書所示即可完成。
[0012]除說明書所述的技術特征外，均為本專業(yè)技術人員的已知技術。
【權利要求】
1.一種針對高速信號損耗測試的設計，其特征在于測試時，線寬和間距需要根據實際高速信號線的阻抗以及所在的層設計；測試QPI，PCIE總線的測試板情況:阻抗為85歐姆，板材為IT180A，線寬為5MIL，對間間距為7MIL，采用10度走線方式，傳輸線線長需要8INCH，此線長是為了測量準確度考慮；傳輸線在表層、第三層以及第六層都有分布； 所述測試板需要在這幾層添加被測差分信號線；設計測試板時，需保證差分線的兩傳輸線走線情況一致，其中一端加測試探頭，在另一端兩條傳輸線聯(lián)通，返回到測試探頭端。
【文檔編號】G01R27/26GK104133117SQ201410388986
【公開日】2014年11月5日 申請日期:2014年8月8日 優(yōu)先權日:2014年8月8日
【發(fā)明者】王素華, 李鵬翀 申請人:浪潮電子信息產業(yè)股份有限公司