一種基準(zhǔn)電壓源漏電檢測電路的制作方法
【專利摘要】本發(fā)明實施例公開了一種基準(zhǔn)電壓源漏電檢測電路，包括：上門限電壓和下門限電壓均為正值的片內(nèi)遲滯比較器；連接在基準(zhǔn)電壓源輸出端與所述片內(nèi)遲滯比較器的第一輸入端之間的片內(nèi)濾波電路；以及一端接所述基準(zhǔn)電壓源輸出端，另一端分別接所述片內(nèi)遲滯比較器的第二輸入端和片外濾波電容的正端的片內(nèi)采樣電阻，以實時檢測基準(zhǔn)電壓源是否漏電。
【專利說明】—種基準(zhǔn)電壓源漏電檢測電路
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及電力電子【技術(shù)領(lǐng)域】，更具體地說，涉及一種基準(zhǔn)電壓源漏電檢測電路?！颈尘凹夹g(shù)】
[0002]基準(zhǔn)電壓源是指在模擬集成電路中用作電壓基準(zhǔn)的具有較高精度和穩(wěn)定度的參考電壓源。參見圖1，對于集成在模擬集成電路片內(nèi)的基準(zhǔn)電壓源來說，其輸出引腳通常需要外接一個片外濾波器c;ut，以濾除基準(zhǔn)電壓源輸出波形中的高頻諧波和低頻噪聲。
[0003]基準(zhǔn)電壓源輸出電壓的變化影響著整個模擬集成電路的精度和性能，而基準(zhǔn)電壓源漏電會造成所述基準(zhǔn)電壓源輸出電壓明顯下降，因此有必要在所述模擬集成電路片內(nèi)集成所述基準(zhǔn)電壓源的漏電檢測電路，從而為及時發(fā)現(xiàn)并解決漏電故障提供方便。

【發(fā)明內(nèi)容】

[0004]有鑒于此，本發(fā)明提供一種基準(zhǔn)電壓源漏電檢測電路，以實時檢測基準(zhǔn)電壓源是否漏電。
[0005]一種基準(zhǔn)電壓源漏電檢測電路，包括:
[0006]上門限電壓和下門限電壓均為正值的片內(nèi)遲滯比較器；
[0007]連接在基準(zhǔn)電壓源輸出端與所述片內(nèi)遲滯比較器的第一輸入端之間的片內(nèi)濾波電路；
[0008]以及一端接所述基準(zhǔn)電壓源輸出端，另一端分別接所述片內(nèi)遲滯比較器的第二輸入端和片外濾波電容的正端的片內(nèi)采樣電阻。
[0009]其中，所述第一輸入端為同相輸入端，所述第二輸入端為反相輸入端。
[0010]其中，所述片內(nèi)遲滯比較器包括電流源、反相器、第一 PMOS管、第二 PMOS管、第三PMOS管、尺寸相同的第四PMOS管和第五PMOS管，以及尺寸相同的第一 NMOS管和第二 NMOS管，其中:
[0011]所述第一 NMOS管的柵極為所述片內(nèi)遲滯比較器的反相輸入端；
[0012]所述第二 NMOS管的柵極為所述片內(nèi)遲滯比較器的同相輸入端；
[0013]所述第一 NMOS管和所述第二 NMOS管的源極均接所述電流源；
[0014]所述第一 NMOS管的漏極分別接所述第二 PMOS管、所述第三PMOS管、所述第四PMOS管和所述第五PMOS管的柵極，以及所述第五PMOS管的漏極；
[0015]所述第二 NMOS管的漏極分別接所述第二 PMOS管、所述第三PMOS管、所述第四PMOS管的漏極，以及所述反相器的輸入端；所述反相器的輸出端為所述片內(nèi)遲滯比較器的輸出端；
[0016]所述第一 PMOS管、所述第三PMOS管、所述第四PMOS管和所述第五PMOS管的源極均連接至電源；
[0017]所述第二 PMOS管的源極接所述第一 PMOS管的漏極。
[0018]其中，所述片內(nèi)采樣電阻為Poly電阻。[0019]其中，所述片內(nèi)濾波電路為有源濾波電路。
[0020]其中，所述片內(nèi)濾波電路為一階RC濾波電路。
[0021 ] 其中，所述一階RC濾波電路中的電阻為PMOS電阻。
[0022]其中，所述PMOS電阻包括N個相串聯(lián)的PMOS管，其中:
[0023]各個所述PMOS管的柵極接地；
[0024]第I個所述PMOS管的源極為所述PMOS電阻的一端；第M個所述PMOS管的漏極接第M+1個所述PMOS管的源極；第N個所述PMOS管的漏極為所述PMOS電阻的另一端；其中N和M均為正整數(shù)且I < M < N。
[0025]其中，所述一階RC濾波電路中的電容為NMOS電容。
[0026]其中，所述NMOS電容包括多個相串聯(lián)的NMOS管，其中:
[0027]各個所述NMOS管的柵極構(gòu)成所述NMOS電容的正端；
[0028]各個所述NMOS管的源極和漏極均接地。
[0029]從上述的技術(shù)方案可以看出，本發(fā)明將基準(zhǔn)電壓源的輸出分為兩路處理，一路經(jīng)片內(nèi)濾波電路濾波后輸入片內(nèi)遲滯比較器的一個輸入端，一路經(jīng)由片內(nèi)采樣電阻和片外濾波電容組成的一階RC濾波電路濾波后輸入片內(nèi)遲滯比較器的另一輸入端；由于片內(nèi)采樣電阻連接了芯片外部節(jié)點，因此當(dāng)基準(zhǔn)電壓源漏電時，漏電電流會流經(jīng)片內(nèi)采樣電阻產(chǎn)生漏電壓降，而片內(nèi)遲滯比較器便是以該漏電壓降作為輸入來決定輸出的，從而通過監(jiān)測片內(nèi)遲滯比較器的輸出情況即可實時監(jiān)測到基準(zhǔn)電壓源的漏電情況。
【專利附圖】

【附圖說明】
[0030]為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0031]圖1為現(xiàn)有技術(shù)公開的一種帶片外濾波器的基準(zhǔn)電壓源結(jié)構(gòu)示意圖；
[0032]圖2為本發(fā)明實施例公開的一種基準(zhǔn)電壓源漏電檢測電路結(jié)構(gòu)示意圖；
[0033]圖3為本發(fā)明實施例公開的一種片內(nèi)遲滯比較器的電壓傳輸特性曲線圖；
[0034]圖4為本發(fā)明實施例公開的一種片內(nèi)遲滯比較器結(jié)構(gòu)示意圖；
[0035]圖5為本發(fā)明實施例公開的一種片內(nèi)濾波電路中的電阻結(jié)構(gòu)示意圖；
[0036]圖6為本發(fā)明實施例公開的一種片內(nèi)濾波電路中的電容結(jié)構(gòu)示意圖。
【具體實施方式】
[0037]下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護(hù)的范圍。
[0038]參見圖2，本發(fā)明實施例公開了一種基準(zhǔn)電壓源漏電檢測電路，以實時檢測基準(zhǔn)電壓源是否漏電，包括:
[0039]上門限電壓和下門限電壓均為正值的片內(nèi)遲滯比較器CMP ；[0040]連接在基準(zhǔn)電壓源輸出端REF與片內(nèi)遲滯比較器CMP的第一輸入端之間的片內(nèi)濾波電路10 ；
[0041]以及一端接基準(zhǔn)電壓源輸出端REF，另一端分別接片內(nèi)遲滯比較器CMP的第二輸入端和片外濾波電容Ctjut的正端的片內(nèi)采樣電阻Rin。
[0042]分析可知，片內(nèi)濾波電路10為連接于基準(zhǔn)電壓源輸出端REF和片內(nèi)遲滯比較器CMP之間的第一濾波支路，由片內(nèi)采樣電阻Rin和片外濾波電容Ctjut共同組成的一階RC濾波電路為連接于基準(zhǔn)電壓源輸出端REF和片內(nèi)遲滯比較器CMP之間的第二濾波支路，兩者共同避免了基準(zhǔn)電壓源輸出波形中的高頻諧波和低頻噪聲進(jìn)入片內(nèi)遲滯比較器CMP造成干擾。
[0043]在所述第二濾波支路中，由于片內(nèi)采樣電阻Rin與片外濾波電容Ctjut相連，即片內(nèi)采樣電阻Rin連接的是模擬集成電路片外的節(jié)點，因此當(dāng)基準(zhǔn)電壓源漏電時，漏電電流必會流經(jīng)片內(nèi)采樣電阻Rin而產(chǎn)生漏電壓降；而所述第一濾波支路所連接的完全是模擬集成電路片內(nèi)的節(jié)點，因此不會有漏電產(chǎn)生的壓降。由此可知，片內(nèi)遲滯比較器CMP的輸入信號(即所述第一濾波支路和所述第二濾波支路的輸出電壓之差)，即為片內(nèi)采樣電阻Rin兩端的漏電壓降。
[0044]考慮到片內(nèi)采樣電阻Rin兩端的漏電壓降必然為非負(fù)數(shù)，因此本實施例選定上門限電壓和下門限電壓均為正值的片內(nèi)遲滯比較器CMP來監(jiān)測基準(zhǔn)電壓源的漏電情況。參見圖3，該片內(nèi)遲滯比較器CMP的輸出電壓U隨輸入電壓V的變化而變化，當(dāng)片內(nèi)采樣電阻Rin兩端的漏電壓降超出預(yù)設(shè)的片內(nèi)遲滯比較器CMP的上門限電壓Vth_hW，片內(nèi)遲滯比較器CMP輸出高電平信號Uh，當(dāng)片內(nèi)采樣電阻Rin兩端的漏電壓降為低于預(yù)設(shè)的片內(nèi)遲滯比較器CMP的下門限電壓Vtlrf時，片內(nèi)遲滯比較器CMP輸出低電平信號U1 ;從而，本實施例以O(shè)?U1作為漏電壓降允許的誤差范圍，通過監(jiān)測片內(nèi)遲滯比較器CMP的輸出情況即可實時了解到基準(zhǔn)電壓源的漏電情況，解決了現(xiàn)有技術(shù)存在的問題。
[0045]其中，仍參見圖2，在本實施例中，片內(nèi)遲滯比較器CMP的第一輸入端可具體設(shè)定為片內(nèi)遲滯比較器CMP的同相輸入端，片內(nèi)遲滯比較器CMP的第二輸入端相應(yīng)設(shè)定為片內(nèi)遲滯比較器CMP的反相輸入端。此時，片內(nèi)遲滯比較器CMP可具體采用下述電路結(jié)構(gòu)實現(xiàn)，但并不局限。
[0046]參見圖4，該片內(nèi)遲滯比較器CMP包括電流源Ib、反相器INV、第一 PMOS管PMl、第二 PMOS管PM2、第三PMOS管PM3、尺寸相同的第四PMOS管PM4和第五PMOS管PM5，以及尺寸相同的第一 NMOS管NMl和第二 NMOS管NM2，其中:
[0047]第一 NMOS管匪I的柵極為片內(nèi)遲滯比較器CMP的反相輸入端；
[0048]第二 NMOS管匪2的柵極為片內(nèi)遲滯比較器CMP的同相輸入端；
[0049]第一 NMOS管NMl和第二 NMOS管NM2的源極均接電流源Ib ；
[0050]第一 NMOS管匪I的漏極分別接第二 PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4和第五PMOS管PM5的柵極，以及第五PMOS管PM5的漏極；
[0051]第二 NMOS管NM2的漏極分別接第二 PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4的漏極，以及反相器INV的輸入端；反相器INV的輸出端為片內(nèi)遲滯比較器CMP的輸出端;
[0052]第一 PMOS管PM1、第三PMOS管PM3、第四PMOS管PM4和第五PMOS管PM5的源極均連接至電源；
[0053]第二 PMOS管PM2的源極接第一 PMOS管PMl的漏極。
[0054]其工作原理如下(為便于描述，首先記匪2的柵極為VIP端、記匪I的柵極為VIN端):
[0055]在無漏電發(fā)生時，VIP端和VIN端之間的電壓差為0，由于PM3的存在，PM4和PM3的漏極電流之和大于PM5，但是由于匪I和匪2管的柵源電壓相等，因此PM4和PM3的漏極電壓將上升進(jìn)入線性區(qū)以減小自身漏極電流，直至PM4和PM3的漏極電流之和與PM5的漏極電流相等；此時INV的輸入端電壓接近于電源電壓，INV輸出低電平信號U1 ;同時，PMl的柵源電壓為電源電壓，PMl導(dǎo)通，PM2的源極通過PMl連至電源，即PM2、PM4和PM3并聯(lián)；
[0056]如果基準(zhǔn)電壓源的漏電逐漸增加，則匪2的柵源電壓會超過匪1，匪2的漏極電流會逐漸增加，為適應(yīng)其漏極電流的上升，匪2的漏極電壓將逐漸下降使得PM4、PM3和PM2逐步退出線性區(qū)，增加其漏極電流。當(dāng)VIP端和VIN端之間的電壓差繼續(xù)增加超過Vth_h后，PM4、PM3和PM2的漏極電流之和已不足以提供給匪2，則匪2的漏極電壓將下降至接近0V，使匪2進(jìn)入線性區(qū)，從而電流得以匹配；此時，INV的輸入端接近0，INV輸出高電平信號Uh ；同時PMl關(guān)斷，PM2被關(guān)閉；
[0057]當(dāng)漏電逐漸消失時，則VIP端和VIN端之間的電壓差將逐漸下降，即匪2的柵源電壓逐步減小，若下降至低于Vth_h后，由于PM2被關(guān)閉，PM4和PM3的漏極電流之和仍小于Vth_h所對應(yīng)的匪2的漏極電流，因此匪2不能退出線性區(qū)，INV的輸出仍保持為高電平信號Uho若其繼續(xù)下降至低于Vtlrf后，則PM4和PM3的漏極電流之和大于匪2的漏極電流，此時匪2的漏極電壓將上升使匪2退出線性區(qū)，而PM4和PM3進(jìn)入線性區(qū)，以使得INV輸出低電平信號U1 ;此時由于PM4和PM3的漏電流之和大于PM5的漏極電流，因此Vtlrf仍為正值。
[0058]最后需要說明的是，在本實施例中，片內(nèi)遲滯比較器CMP的第一輸入端也可設(shè)定為片內(nèi)遲滯比較器CMP的反相輸入端，片內(nèi)遲滯比較器CMP的第二輸入端相應(yīng)設(shè)定為片內(nèi)遲滯比較器CMP的同相輸入端，此時只需對片內(nèi)遲滯比較器CMP的電路結(jié)構(gòu)進(jìn)行相應(yīng)改進(jìn)即可，并不局限。
[0059]此外，在本實施例中，片內(nèi)濾波電路10可選用有源濾波電路、一階RC濾波電路或高階RC濾波電路等。為節(jié)約成本，本實施例優(yōu)選片內(nèi)濾波電路10為所述一階RC濾波電路，仍參見圖2，該一階RC濾波電路包括:負(fù)端直接接地的電容C，以及一端接基準(zhǔn)電壓源輸出端REF，另一端分別接片內(nèi)遲滯比較器CMP的第一輸入端和電容C的正端的電阻R。
[0060]考慮到所述一階RC濾波電路的帶寬設(shè)計得越低，其對高頻諧波的濾除能力就越強(qiáng)，此時需要很大的RC值(R為電阻R的阻值，C為電容C的容值)；而芯片內(nèi)部要實現(xiàn)大電阻和大電容是不容易的，這通常會占用很大的芯片面積，因此本實施例優(yōu)選所述一階RC濾波電路中的電阻R為PMOS電阻、電容C為NMOS電容。
[0061]具體的，參見圖5，所述PMOS電阻包括N個相串聯(lián)的PMOS管，其中:
[0062]各個所述PMOS管的柵極接地；
[0063]第I個所述PMOS管的源極為所述PMOS電阻的一端，該接線端與基準(zhǔn)電壓源輸出端REF直接相連，記為Rin端；第M個所述PMOS管的漏極接第M+1個所述PMOS管的源極；第N個所述PMOS管的漏極為所述PMOS電阻的另一端，記為Rout端；其中N和M均為正整數(shù)且I < M < N。[0064]所述Rin端和所述Rout端的電壓即為基準(zhǔn)電壓源輸出的基準(zhǔn)電壓，該電壓高于各個所述PMOS管的導(dǎo)通閾值電壓，因而各個所述PMOS管均處于線性導(dǎo)通狀態(tài)，所述PMOS電阻的阻值為
【權(quán)利要求】
1.一種基準(zhǔn)電壓源漏電檢測電路，其特征在于，包括: 上門限電壓和下門限電壓均為正值的片內(nèi)遲滯比較器； 連接在基準(zhǔn)電壓源輸出端與所述片內(nèi)遲滯比較器的第一輸入端之間的片內(nèi)濾波電路； 以及一端接所述基準(zhǔn)電壓源輸出端，另一端分別接所述片內(nèi)遲滯比較器的第二輸入端和片外濾波電容的正端的片內(nèi)采樣電阻。
2.根據(jù)權(quán)利要求1所述的基準(zhǔn)電壓源漏電檢測電路，其特征在于，所述第一輸入端為同相輸入端，所述第二輸入端為反相輸入端。
3.根據(jù)權(quán)利要求2所述的基準(zhǔn)電壓源漏電檢測電路，其特征在于，所述片內(nèi)遲滯比較器包括電流源、反相器、第一 PMOS管、第二 PMOS管、第三PMOS管、尺寸相同的第四PMOS管和第五PMOS管，以及尺寸相同的第一 NMOS管和第二 NMOS管，其中: 所述第一 NMOS管的柵 極為所述片內(nèi)遲滯比較器的反相輸入端； 所述第二 NMOS管的柵極為所述片內(nèi)遲滯比較器的同相輸入端； 所述第一 NMOS管和所述第二 NMOS管的源極均接所述電流源； 所述第一 NMOS管的漏極分別接所述第二 PMOS管、所述第三PMOS管、所述第四PMOS管和所述第五PMOS管的柵極，以及所述第五PMOS管的漏極； 所述第二 NMOS管的漏極分別接所述第二 PMOS管、所述第三PMOS管、所述第四PMOS管的漏極，以及所述反相器的輸入端；所述反相器的輸出端為所述片內(nèi)遲滯比較器的輸出端; 所述第一 PMOS管、所述第三PMOS管、所述第四PMOS管和所述第五PMOS管的源極均連接至電源； 所述第二 PMOS管的源極接所述第一 PMOS管的漏極。
4.根據(jù)權(quán)利要求1所述的基準(zhǔn)電壓源漏電檢測電路，其特征在于，所述片內(nèi)采樣電阻為Poly電阻。
5.根據(jù)權(quán)利要求1所述的基準(zhǔn)電壓源漏電檢測電路，其特征在于，所述片內(nèi)濾波電路為有源濾波電路。
6.根據(jù)權(quán)利要求1所述的基準(zhǔn)電壓源漏電檢測電路，其特征在于，所述片內(nèi)濾波電路為一階RC濾波電路。
7.根據(jù)權(quán)利要求6所述的基準(zhǔn)電壓源漏電檢測電路，其特征在于，所述一階RC濾波電路中的電阻為PMOS電阻。
8.根據(jù)權(quán)利要求7所述的基準(zhǔn)電壓源漏電檢測電路，其特征在于，所述PMOS電阻包括N個相串聯(lián)的PMOS管，其中: 各個所述PMOS管的柵極接地； 第I個所述PMOS管的源極為所述PMOS電阻的一端；第M個所述PMOS管的漏極接第M+1個所述PMOS管的源極?’第N個所述PMOS管的漏極為所述PMOS電阻的另一端；其中N和M均為正整數(shù)且I < M < N。
9.根據(jù)權(quán)利要求6所述的基準(zhǔn)電壓源漏電檢測電路，其特征在于，所述一階RC濾波電路中的電容為NMOS電容。
10.根據(jù)權(quán)利要求9所述的基準(zhǔn)電壓源漏電檢測電路，其特征在于，所述NMOS電容包括多個相串聯(lián)的NMOS管，其中: 各個所述NMOS管的柵極構(gòu)成所述NMOS電容的正端； 各個所述NMOS 管的源極和漏極均接地。
【文檔編號】G01R31/02GK103941144SQ201410193233
【公開日】2014年7月23日 申請日期:2014年5月7日 優(yōu)先權(quán)日:2014年5月7日
【發(fā)明者】鐘書鵬 申請人:萬高(杭州)科技有限公司