基于fpga的聲學(xué)多普勒流速剖面儀信號(hào)處理系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開了基于FPGA的聲學(xué)多普勒流速剖面儀信號(hào)處理系統(tǒng)，包括：主處理器模塊，從處理器模塊，回波信號(hào)采集模塊，通信模塊，電源模塊，控制信號(hào)輸出模塊，數(shù)據(jù)存儲(chǔ)模塊?；夭ㄐ盘?hào)采集模塊對(duì)流速剖面儀反饋的回波信號(hào)進(jìn)行同步采集，將采樣后的信號(hào)送給主處理器模塊。主處理器模塊負(fù)責(zé)信號(hào)處理算法的實(shí)現(xiàn)，包括復(fù)降采樣濾波、復(fù)相關(guān)運(yùn)算等。另外，還需要對(duì)處理后的數(shù)據(jù)進(jìn)行存儲(chǔ)。處理后的數(shù)據(jù)存儲(chǔ)在數(shù)據(jù)存儲(chǔ)模塊中。從處理器模塊作為輔助處理單元，對(duì)系統(tǒng)功耗和部分?jǐn)?shù)據(jù)通信管理。通信模塊完成了與外部的數(shù)據(jù)收發(fā)。本發(fā)明針對(duì)流速剖面儀信號(hào)處理單元數(shù)據(jù)量大，算法復(fù)雜的特點(diǎn)，使用FPGA作為主處理器模塊的核心數(shù)據(jù)處理器，從而保證數(shù)據(jù)處理的實(shí)時(shí)性和準(zhǔn)確性。本發(fā)明的優(yōu)點(diǎn)是擴(kuò)展性強(qiáng)，功能齊全，符合聲學(xué)多普勒流速剖面儀數(shù)據(jù)運(yùn)算的高要求。
【專利說明】基于FPGA的聲學(xué)多普勒流速剖面儀信號(hào)處理系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及FPGA技術(shù)，多普勒頻移技術(shù)，具體來說是一種使用FPGA對(duì)聲學(xué)多普勒流速剖面儀信號(hào)進(jìn)行處理的系統(tǒng)。
【背景技術(shù)】
[0002]在河流水文測(cè)驗(yàn)工作中，流速的測(cè)量是項(xiàng)很重要的工作，過去，一般都采用單點(diǎn)式流速儀(如機(jī)械式流速儀，電接式流速儀等)逐一的對(duì)各條測(cè)流垂線進(jìn)行點(diǎn)流速測(cè)量，然后根據(jù)流速面積法換算出整個(gè)斷面的流量，這種測(cè)驗(yàn)方法其測(cè)量精度雖然能夠滿足水文測(cè)驗(yàn)規(guī)范的要求，但歷時(shí)時(shí)間長(zhǎng)，工作強(qiáng)度大，是其很大的弊端。聲學(xué)多普勒流速剖面儀(英文簡(jiǎn)稱ADCP)是利用聲學(xué)多普勒效應(yīng)進(jìn)行測(cè)流的。從設(shè)備的換能器中發(fā)出一定頻率的脈沖，當(dāng)該脈沖碰到水中的發(fā)射物體(如懸浮物質(zhì))后產(chǎn)生回波信號(hào)，該回波信號(hào)被聲學(xué)多普勒流速剖面儀接收。懸浮物質(zhì)是會(huì)隨水流而漂移，從而產(chǎn)生多普勒頻移(即回波信號(hào)的頻率與發(fā)射的頻率之間產(chǎn)生一個(gè)頻差)，通過測(cè)量得到多普勒頻移即可得到相應(yīng)測(cè)點(diǎn)的流速。
[0003]最近幾年，有研發(fā)聲學(xué)多普勒流速剖面儀的方式是采用數(shù)字信號(hào)處理器(DigitalSignal Processor，DSP)實(shí)現(xiàn)。DSP具有技術(shù)較為成熟、實(shí)現(xiàn)工具完善、編程簡(jiǎn)單等優(yōu)點(diǎn)，但由于其內(nèi)部結(jié)構(gòu)的限制，在進(jìn)行計(jì)算時(shí)經(jīng)常會(huì)出現(xiàn)緩存撲空(Cache Miss)等現(xiàn)象，影響系統(tǒng)計(jì)算性能。DSP技術(shù)的設(shè)計(jì)通常持續(xù)計(jì)算性能只能維持在其峰值計(jì)算性能的10%?33%，無法取得很高的計(jì)算性能。
[0004]近年來FPGA技術(shù)取得了飛速發(fā)展，已經(jīng)從最初只能面向純邏輯替代的應(yīng)用轉(zhuǎn)變?yōu)槟軌蛎嫦驈?fù)雜的計(jì)算密集型應(yīng)用。最新推出的FPGA器件中，不僅集成有豐富的可配置邏輯塊資源(Configurable Logic Block, CLB),還包括大量面向計(jì)算密集應(yīng)用的DSP單元、塊狀RAM (Block RAM，BRAM)和用于高速串行通信的RocketIO GTP收發(fā)器單元。同時(shí)為方便FPGA的調(diào)試,各FPGA廠商還推出了片內(nèi)邏輯分析測(cè)試工具(如Xilinx公司的ChipScope),在軟硬件上保證了在FPGA上實(shí)現(xiàn)高性能計(jì)算的可行性。
[0005]使用FPGA作為聲學(xué)多普勒流速剖面儀的核心處理器，可以滿足系統(tǒng)大數(shù)據(jù)快速處理的要求，在算法執(zhí)行速度上也體現(xiàn)出了較大優(yōu)勢(shì)。

【發(fā)明內(nèi)容】

[0006]本發(fā)明為了克服聲學(xué)多普勒流速剖面儀處理能力不足，功能較少，功耗高的特點(diǎn)，目的是提供一種以FPGA為核心處理器的聲學(xué)多普勒流速剖面儀信號(hào)處理系統(tǒng)。
[0007]基于FPGA的聲學(xué)多普勒流速剖面儀信號(hào)處理系統(tǒng)其特征在于:系統(tǒng)由主處理器模塊(110)，從處理器模塊(120)，回波信號(hào)采集模塊(130)，通信模塊(140)，電源模塊
(150),控制信號(hào)輸出模塊(160)，數(shù)據(jù)存儲(chǔ)模塊(170)組成。
[0008]其中，所述的主處理器模塊(110)是系統(tǒng)的核心處理單元，與從處理器模塊
(120)、回波信號(hào)采集信號(hào)模塊(130)、通信模塊(140)、控制信號(hào)輸出模塊(160)相連接，控制以上模塊的工作過程。[0009]所述的從處理器模塊(120)作為輔助處理單元，在系統(tǒng)上電時(shí)，負(fù)責(zé)少量數(shù)據(jù)的通訊，更加地，它的作用體現(xiàn)在上電時(shí)對(duì)聲學(xué)多普勒流速剖面儀信號(hào)處理系統(tǒng)電源的管理，降低系統(tǒng)的功耗，通過I2C通信與主處理器模塊(110)連接。
[0010]所述的回波信號(hào)采集模塊(130)含有8路高速高精度的同步采樣ADC(Analog-to-Digital Converter,模/數(shù)轉(zhuǎn)換器)通道(131),對(duì)流速剖面儀反饋的回波信號(hào)進(jìn)行同步采集，其輸出端口與主處理器模塊(110)連接。
[0011]所述的通信模塊(140)作為系統(tǒng)與外界的一個(gè)通信接口。主處理器模塊(110)和從處理器模塊(120)都可以通過該模塊進(jìn)行數(shù)據(jù)收發(fā)，該模塊包含了 RS232協(xié)議通信、CAN協(xié)議通信、RS422協(xié)議通信，其中，RS232協(xié)議通信和RS422協(xié)議通信通過串口方式與主處理器模塊(I 10)連接。
[0012]所述的電源模塊(150)支持5-12V范圍的直流電源輸入、輸出直流3.3V、1.8V、1.2V和0.9V的電源種類，提供聲學(xué)多普勒流速剖面儀信號(hào)處理系統(tǒng)各個(gè)模塊工作所需的電源，電源輸出與系統(tǒng)所述各個(gè)模塊連接。
[0013]所述的控制信號(hào)輸出模塊(160)包含了 I路TVG(Time Variable Gain，時(shí)變?cè)鲆?控制通道(161)，2路發(fā)射信號(hào)(162)，I路發(fā)射包絡(luò)信號(hào)(163)，8路控制開關(guān)信號(hào)(164)，控制信號(hào)的輸入端口與從處理器模塊(120 )連接。
[0014]所述的數(shù)據(jù)存儲(chǔ)模塊(170)存儲(chǔ)處理后的信號(hào)采集數(shù)據(jù)，掉電后仍可以保存，并可以通過主處理器模塊(110 )對(duì)已經(jīng)存儲(chǔ)在該模塊內(nèi)的數(shù)據(jù)進(jìn)行讀取。
[0015]進(jìn)一步地，所述的主處理器模塊(110)與從處理器模塊(120)需要協(xié)調(diào)工作，兩個(gè)模塊主要通過I2C數(shù)據(jù)協(xié)議進(jìn)行命令發(fā)送，在系統(tǒng)上電時(shí)，主處理器模塊(110 )不工作，需要等待從處理器模塊(120)使能主處理器模塊(110 )所需要的電源，并通過I2C數(shù)據(jù)進(jìn)行校驗(yàn)通信后，主處理器模 塊(110)才能工作。主處理器模塊(110)工作期間，從處理器模塊(120)處在休眠狀態(tài)，只等待來自主處理器模塊(110)的中斷喚醒。
[0016]更進(jìn)一步地，回波信號(hào)采集信號(hào)模塊(130)中8路回波信號(hào)的數(shù)據(jù)傳送到主處理器模塊(110)，主處理器需要對(duì)8路波束數(shù)字信號(hào)進(jìn)行處理。形成8路數(shù)字信號(hào)如式I所
/Jn ο
[0017]xl(i，n)i=l，2，3，4，5，6，7，8 (I)
[0018]其中η為時(shí)間采樣序列，i為波束號(hào)。對(duì)8路波束數(shù)字信號(hào)進(jìn)行波束形成，形成4路波束x2(i，n)，其中，i=l，2，3，4。具體實(shí)現(xiàn)方式為如式2所示。
【權(quán)利要求】
1.基于FPGA的聲學(xué)多普勒流速剖面儀信號(hào)處理系統(tǒng)，其特征在于:系統(tǒng)由主處理器模塊(110)，從處理器模塊(120)，回波信號(hào)采集模塊(130)，通信模塊(140)，電源模塊(150)，控制信號(hào)輸出模塊(160)，數(shù)據(jù)存儲(chǔ)模塊(170)組成； 其中，所述的主處理器模塊(110)是系統(tǒng)的核心處理單元，與從處理器模塊(120)、回波信號(hào)采集信號(hào)模塊(130)、通信模塊(140)、控制信號(hào)輸出模塊(160)相連接，控制以上模塊的工作過程；并且，主處理器模塊(110)負(fù)責(zé)信號(hào)處理算法的實(shí)現(xiàn)； 所述的從處理器模塊(120)作為輔助處理單元，負(fù)責(zé)少量數(shù)據(jù)的處理，通過I2C通信與主處理器模塊(I 10)連接； 所述的回波信號(hào)采集信號(hào)模塊(130)含有8路高速高精度的同步采樣ADC(Analog-to-Digital Converter,模/數(shù)轉(zhuǎn)換器)通道(131),對(duì)流速剖面儀反饋的回波信號(hào)進(jìn)行同步采集，其輸出端口與主處理器模塊(110)連接； 所述的通信模塊(140)作為系統(tǒng)與外界的一個(gè)通信接口。主處理器模塊(110)和從處理器模塊(120)都可以通過該模塊進(jìn)行數(shù)據(jù)收發(fā)，該模塊包含了 RS232協(xié)議通信、CAN協(xié)議通信、RS422協(xié)議通信，其中，RS232協(xié)議通信和RS422協(xié)議通信通過串口方式與主處理器模塊(110)連接； 所述的電源模塊(150)支持5-12V范圍的直流電源輸入、輸出直流3.3V、1.8V、1.2V和.0.9V的電源種類，提供聲學(xué)多普勒流速剖面儀信號(hào)處理系統(tǒng)各個(gè)模塊工作所需的電源，電源輸出與系統(tǒng)所述各個(gè)模塊連接； 所述的控制信號(hào)輸出模塊(160)包含了 I路TVG (Time Variable Gain，時(shí)變?cè)鲆?控制通道(161)，2路發(fā)射信號(hào)(162)，I路發(fā)射包絡(luò)信號(hào)(163)，8路控制開關(guān)信號(hào)(164)，控制信號(hào)的輸入端口與從處.理器模塊(120)連接； 所述的數(shù)據(jù)存儲(chǔ)模塊(170)存儲(chǔ)處理后的信號(hào)采集數(shù)據(jù)，掉電后仍可以保存，并可以通過主處理器模塊(110 )對(duì)已經(jīng)存儲(chǔ)在該模塊內(nèi)的數(shù)據(jù)進(jìn)行讀取。
2.如權(quán)利要求1所述的系統(tǒng)，其特征在于:所述的主處理器模塊(110)與從處理器模塊(120)需要協(xié)調(diào)工作，兩個(gè)模塊主要通過I2C數(shù)據(jù)協(xié)議進(jìn)行命令發(fā)送，在系統(tǒng)上電時(shí)，主處理器模塊(110)不工作，需要等待從處理器模塊(120)使能主處理器模塊(110)所需要的電源，并通過I2C數(shù)據(jù)進(jìn)行校驗(yàn)通信后，主處理器模塊(110)才能工作；主處理器模塊(110)工作期間，從處理器模塊(120)處在休眠狀態(tài)，只等待來自主處理器模塊(110)的中斷喚醒。
3.如權(quán)利要求1所述的系統(tǒng)，其特征在于:所述的回波信號(hào)采集信號(hào)模塊(130)中8路回波信號(hào)的數(shù)據(jù)傳送到主處理器模塊(I 10)主處理器需要對(duì)8路波束數(shù)字信號(hào)，形成8路數(shù)字信號(hào)如式I所示:
xl(i，n)i=l，2，3，4，5，6，7，8 (I) 其中η為時(shí)間采樣序列，i為波束號(hào)。對(duì)8路波束數(shù)字信號(hào)進(jìn)行波束形成，形成4路波束x2 (i，η)，其中，i=l，2，3，4 ;具體實(shí)現(xiàn)方式為如式2所示。

4.如權(quán)利要求1所述的系統(tǒng)，其特征在于:所述的回波信號(hào)采集信號(hào)模塊(130)的同步采樣是利用主處理器模塊(110)的同步時(shí)鐘信號(hào)實(shí)現(xiàn)，而且，采樣數(shù)據(jù)長(zhǎng)度須根據(jù)平臺(tái)入水深度調(diào)整。
【文檔編號(hào)】G01P5/24GK103472250SQ201310370945
【公開日】2013年12月25日 申請(qǐng)日期:2013年8月22日 優(yōu)先權(quán)日:2013年8月22日
【發(fā)明者】陳朋, 藍(lán)曉柯, 朱威, 汝巖, 金峰, 俞立 申請(qǐng)人:浙江工業(yè)大學(xué)