基于激活概率分析的抗硬件木馬電路設(shè)計(jì)方法
【專利摘要】本發(fā)明涉及集成電路技術(shù)的可測(cè)試性設(shè)計(jì)領(lǐng)域。公開了一種基于激活概率分析的抗硬件木馬電路設(shè)計(jì)方法，主要包括兩個(gè)部分：第一部分是概率模糊單元的電路設(shè)計(jì)；第二部分是概率模糊單元的插入算法。針對(duì)硬件木馬隱蔽性強(qiáng)和危害性大的特點(diǎn)，本發(fā)明通過(guò)對(duì)電路節(jié)點(diǎn)激活概率的分析，選取合適的節(jié)點(diǎn)插入概率模糊單元電路，使攻擊者不能正確判斷電路內(nèi)部節(jié)點(diǎn)的信號(hào)跳變概率，而只能基于概率模糊后的電路插入硬件木馬。相比現(xiàn)有技術(shù)，本發(fā)明可以增強(qiáng)設(shè)計(jì)電路對(duì)硬件木馬的抵抗能力，使植入的硬件木馬將不能達(dá)到攻擊者設(shè)計(jì)的特定目的，并且很容易在測(cè)試階段被檢測(cè)出來(lái)。
【專利說(shuō)明】基于激活概率分析的抗硬件木馬電路設(shè)計(jì)方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路的可測(cè)試性設(shè)計(jì)領(lǐng)域，特別涉及一種基于激活概率分析的抗 硬件木馬電路設(shè)計(jì)方法。

【背景技術(shù)】
[0002] 在信息技術(shù)時(shí)代，軟件安全問(wèn)題已收到高度重視，然而軟件賴以應(yīng)用的基礎(chǔ)-- 硬件，其存在的安全威脅卻往往被低估。2005年，在美國(guó)國(guó)防科學(xué)委員會(huì)的一份報(bào)告中，首 先提出由于集成電路的設(shè)計(jì)與生產(chǎn)過(guò)程分離，導(dǎo)致集成電路供應(yīng)中會(huì)存在可信問(wèn)題[1]。集 成電路的設(shè)計(jì)與生產(chǎn)過(guò)程分離，是指集成電路設(shè)計(jì)廠商采用代工的方式進(jìn)行電路生產(chǎn)[2]。 隨著近年來(lái)集成電路行業(yè)全球化發(fā)展的趨勢(shì)，一個(gè)電路芯片往往需要在幾個(gè)不同國(guó)家之間 流轉(zhuǎn)，這樣在第三方制造過(guò)程中就可能人為植入帶有惡意目的的硬件電路，通常稱為硬件 木馬（Hardware Trojan)，也有稱為后門電路（backdoor)。
[0003] 集成電路產(chǎn)品在設(shè)計(jì)和制造完成后會(huì)進(jìn)行電路測(cè)試，以檢查可能出現(xiàn)的功能故障 以及制造缺陷。但這種常規(guī)測(cè)試卻很難檢測(cè)出硬件木馬，原因在于木馬電路的設(shè)計(jì)具有很 強(qiáng)的隱蔽性，下面將通過(guò)木馬電路的結(jié)構(gòu)分析這一點(diǎn)。
[0004] 硬件木馬由兩部分電路組成。判斷木馬激活條件的部分叫觸發(fā)電路（Trigger)， 對(duì)電路產(chǎn)生實(shí)際功能影響的部分叫攻擊電路（Payload)。觸發(fā)電路的輸入是電路內(nèi)部的節(jié) 點(diǎn)，為了避開常規(guī)的功能測(cè)試，惡意方會(huì)對(duì)電路內(nèi)部節(jié)點(diǎn)做大規(guī)模隨機(jī)輸入下的概率統(tǒng)計(jì)， 往往只有信號(hào)跳變概率很低的節(jié)點(diǎn)才會(huì)作為觸發(fā)電路的輸入。觸發(fā)電路的結(jié)構(gòu)可以是組 合邏輯，比如多輸入的比較器電路，如圖5所示。A和B是惡意方選擇的為1概率較高的節(jié) 點(diǎn)，只有當(dāng)A、B同時(shí)為0時(shí)，或非門的輸出才為1，經(jīng)過(guò)異或門后，節(jié)點(diǎn)C的輸出將變?yōu)橄喾?的值。比較器木馬電路的輸入節(jié)點(diǎn)越多，觸發(fā)木馬的概率就越低；觸發(fā)電路也可以是時(shí)序邏 輯，比如計(jì)數(shù)器電路，如圖6所示。木馬電路的輸入會(huì)選擇電路內(nèi)部為0概率較高的節(jié)點(diǎn)， 這樣木馬會(huì)在電路工作很長(zhǎng)時(shí)間后才被觸發(fā)。
[0005] 文獻(xiàn)[3]提出了一種硬件木馬測(cè)試方法，這種方法的思路是：電路在植入硬件木 馬后，電路結(jié)構(gòu)發(fā)生了變化，當(dāng)潛藏的木馬電路被激活時(shí)，待測(cè)電路的瞬態(tài)功耗會(huì)大于相同 測(cè)試激勵(lì)下的原始電路（Golden Chip)。但由于木馬電路的輸入節(jié)點(diǎn)在電路中激活概率很 低，如果木馬電路不能在測(cè)試階段被完全激活，對(duì)電路功耗的產(chǎn)生的影響會(huì)很小。因此文獻(xiàn) [3]的作者設(shè)計(jì)了一種虛擬寄存器（Du_y Flip-flop)電路，插入電路中激活概率較低的 節(jié)點(diǎn)。當(dāng)電路進(jìn)行測(cè)試時(shí)，這些虛擬寄存器（Du_y Flip-flop)電路會(huì)平衡電路內(nèi)部節(jié)點(diǎn) 的激活概率，縮短木馬電路的激活時(shí)間。這種方法有兩個(gè)局限。第一，電路的功耗受工藝波 動(dòng)影響很大，如果硬件木馬電路尺寸較小，則此方法效果有限；第二，這個(gè)方法中設(shè)計(jì)的虛 擬寄存器（Du_y Flip-flop)電路只能工作在測(cè)試階段，并沒有從設(shè)計(jì)階段增強(qiáng)對(duì)硬件木 馬的抗攻擊能力，惡意方仍然可以在電路制造前通過(guò)分析電路網(wǎng)表找到激活概率較低的節(jié) 點(diǎn)，植入的硬件木馬。
[0006] 文獻(xiàn)[4]提出了一種抗硬件木馬電路設(shè)計(jì)方法，這是方法采用了模糊化的設(shè)計(jì)思 想，具體思路是：在原始電路中每一個(gè)寄存器的輸出Q與非Q端插入多路選通器MUX，MUX的 輸入由一個(gè)譯碼器提供。電路開啟工作時(shí)由用戶對(duì)譯碼器輸入一組密碼KEY，使電路進(jìn)入 正常工作狀態(tài)，當(dāng)譯碼器的輸入不正確時(shí)，電路會(huì)進(jìn)入模糊化狀態(tài)（非正常工作狀態(tài)）。對(duì) 于沒有密碼KEY使用授權(quán)的惡意方，只能基于模糊化的電路植入硬件木馬，使測(cè)試階段成 功檢測(cè)木馬的概率大幅增加。這種基于模糊化的設(shè)計(jì)思路是很好的，但缺點(diǎn)是硬件開銷太 大。因?yàn)槊恳粋€(gè)寄存器的輸出都要插入入額外的電路，當(dāng)電路規(guī)模較大時(shí)，硬件開銷會(huì)使這 種方法的實(shí)用性大打折扣。
[0007] 上面提到的參考文獻(xiàn)如下：
[0008] [l]http://www. acq. osd. mil/dsb/reports/2005-020HPMS_Report_Final. pdf
[0009] [2] "Global billings report history (3-month moving average) 1976-March2009,?, Semiconductor Industry Association (SIA), 2008
[0010] [3]Salmani Hassan，Tehranipoor Mohammed，Plusquellic Jim,uk Novel Technique for Improving Hardware Troj an Detection and Reducing Trojan Activation Time"，Very Large Scale Integration(VLSI) Systems, IEEE Transactions on Volume :20, Issue :1
[0011] [4]Mainak Banga，Michael S. Hsiao,"ODETTE :a non-scan design-for-test methodology for trojan detection in ICs，'IEEE International Symposium on Hardware-Oriented Security and Trust,2011.


【發(fā)明內(nèi)容】

[0012] (一）要解決的技術(shù)問(wèn)題
[0013] 本發(fā)明要解決的技術(shù)問(wèn)題是：針對(duì)木馬電路隱蔽性強(qiáng)和危害性大的特點(diǎn)，提供一 種能抵抗硬件木馬攻擊的電路設(shè)計(jì)方法，增大植入的木馬電路在測(cè)試階段被檢測(cè)出來(lái)的概 率，并使其不能在電路正常工作時(shí)達(dá)到特定的惡意目的。
[0014] (二）技術(shù)方案
[0015] 為解決上述技術(shù)問(wèn)題，本發(fā)明設(shè)計(jì)了一種基于激活概率分析的抗硬件木馬設(shè)計(jì)方 法，包括了概率模糊單元的電路設(shè)計(jì)和相應(yīng)的插入算法。所述的插入算法會(huì)對(duì)原始電路進(jìn) 行節(jié)點(diǎn)激活概率分析，并篩選出合適的節(jié)點(diǎn)，插入概率模糊單元電路。每個(gè)插入的概率模糊 單元電路都包括一個(gè)寄存器，其取值將決定電路是工作在正常狀態(tài)還是一種"模糊化"的非 正常工作狀態(tài)。所有概率模糊電路中的寄存器將連在一條鏈上（如圖4所示），電路開啟正 常工作前通過(guò)移位掃描的方式向每一個(gè)概率模糊單元的寄存器存入正確的數(shù)值，當(dāng)電路進(jìn) 入正常工作狀態(tài)后，寄存器的值會(huì)得到保持。每一個(gè)寄存器的取值都是一個(gè)密碼，其數(shù)值取 決于概率模糊單元的選擇的電路結(jié)構(gòu)。"異或型"單元電路寄存器的取值為〇，"同或型"為 1。所有概率模糊單元的不同結(jié)構(gòu)和連接順序決定了一組唯一的由〇和1組成的密碼Key， 密碼的長(zhǎng)度與插入的概率模糊單元的個(gè)數(shù)一致。只有授權(quán)得到電路使用權(quán)的用戶才能得到 這組Key，使電路能工作在正常的狀態(tài)下。而企圖植入木馬的惡意方（比如電路制造方）只 能在電路工作在非正常狀態(tài)（概率模糊化狀態(tài)）的情況下對(duì)電路進(jìn)行分析，選擇"看到"的 激活概率最低的節(jié)點(diǎn)植入硬件木馬。但這些節(jié)點(diǎn)只是電路工作在模糊狀態(tài)下的激活概率很 低，而電路正常工作狀態(tài)下激活概率最低的節(jié)點(diǎn)則隱藏了起來(lái)。這樣植入的硬件木馬一方 面會(huì)明顯增大在測(cè)試階段被檢測(cè)出來(lái)的概率，另一方面將不能達(dá)到木馬設(shè)計(jì)者特定的惡意 目的。
[0016] 所述的概率模糊單元的插入算法，主要步驟是：第一步，向原始電路輸入端加上隨 機(jī)測(cè)試激勵(lì)，統(tǒng)計(jì)電路內(nèi)部節(jié)點(diǎn)激活概率；第二步，設(shè)定電路概率閾值P TH;第三步，將電路 節(jié)點(diǎn)按激活概率大小進(jìn)行排序，概率值低于PTH的存入列表List_L 〇WTran中；第四步，選取 List_LowTran中概率最低的節(jié)點(diǎn)；第五步，追蹤輸出到該節(jié)點(diǎn)的邏輯門，在門輸入節(jié)點(diǎn)上 插入"異或型"或"同或型"概率模糊單元電路；第六步，更新電路網(wǎng)表，重新統(tǒng)計(jì)電路內(nèi)部 節(jié)點(diǎn)激活概率，更新列表List_LowTran ;第七步，如果List_LowTran中節(jié)點(diǎn)數(shù)目為零，貝丨J生 成最終的電路網(wǎng)表及對(duì)應(yīng)的密碼KEY，否則重復(fù)第四步。
[0017] 所述的概率模糊單元，分為異或型與同或型。異或型概率模糊單元包括一個(gè)二輸 入多路選擇器（MUX)、一個(gè)寄存器（DFF)、一個(gè)二輸入異或門（X0R);同或型概率模糊單元包 括一個(gè)二輸入多路選擇器（MUX)、一個(gè)寄存器（DFF)、一個(gè)二輸入同或門（NX0R)。
[0018] 在所述的異或型概率模糊單元中，二輸入多路選擇器（MUX)的兩個(gè)數(shù)據(jù)輸入端一 個(gè)接寄存器（DFF)的數(shù)據(jù)輸出端，另一個(gè)外接作為整個(gè)單元的數(shù)據(jù)輸入端，選擇信號(hào)輸入 端外接至掃描使能信號(hào)SCAN_EN，數(shù)據(jù)輸出端接寄存器（DFF)的數(shù)據(jù)輸入端；二輸入異或 門（X0R)的兩個(gè)輸入一個(gè)接寄存器（DFF)的數(shù)據(jù)輸出端，另一個(gè)接至電路內(nèi)部節(jié)點(diǎn)，異或門 (X0R)的輸出代替原電路節(jié)點(diǎn)接至電路的其它部分。
[0019] 在所述的同或型概率模糊單元中，二輸入多路選擇器（MUX)的兩個(gè)數(shù)據(jù)輸入端一 個(gè)接寄存器（DFF)的數(shù)據(jù)輸出端，另一個(gè)外接作為整個(gè)單元的數(shù)據(jù)輸入端，選擇信號(hào)輸入 端外接至掃描使能信號(hào)SCAN_EN，數(shù)據(jù)輸出端接寄存器（DFF)的數(shù)據(jù)輸入端；二輸入異或 門（X0R)的兩個(gè)輸入一個(gè)接寄存器（DFF)的數(shù)據(jù)輸出端，另一個(gè)接至電路內(nèi)部節(jié)點(diǎn)，同或門 (NX0R)的輸出代替原電路節(jié)點(diǎn)接至電路的其它部分。
[0020] (三）有益效果
[0021] 本發(fā)明可以增強(qiáng)設(shè)計(jì)電路對(duì)硬件木馬的抵抗能力，增加設(shè)計(jì)電路能達(dá)到的工作狀 態(tài)，加強(qiáng)對(duì)電路的保護(hù)程度，使植入的硬件木馬不能達(dá)到攻擊者設(shè)計(jì)的特定目的，并且很容 易在測(cè)試階段被檢測(cè)出來(lái)。相比于現(xiàn)有技術(shù)，本發(fā)明只會(huì)選取激活概率較低的節(jié)點(diǎn)進(jìn)行概 率模糊處理，因此硬件開銷較小。

【專利附圖】

【附圖說(shuō)明】
[0022] 圖1是基于激活概率分析的抗硬件木馬電路設(shè)計(jì)方法流程。
[0023] 圖2是"異或型"概率模糊單元電路結(jié)構(gòu)。
[0024] 圖3是"同或型"概率模糊單元電路結(jié)構(gòu)。
[0025] 圖4是最終生成的概率模糊單元電路的連接示意圖。
[0026] 圖5是一種組合邏輯硬件木馬。
[0027] 圖6是一種時(shí)序邏輯硬件木馬。
[0028] 圖7是未經(jīng)過(guò)概率模糊處理的原始電路示意圖。
[0029] 圖8是插入了 2個(gè)概率模糊單元的電路示意圖。

【具體實(shí)施方式】
[0030] 下面對(duì)于本發(fā)明所提出的基于激活概率分析的抗硬件木馬電路設(shè)計(jì)方法，結(jié)合附 圖和實(shí)施例詳細(xì)說(shuō)明。
[0031] 本發(fā)明提供了一種能夠改變電路節(jié)點(diǎn)跳變概率的電路模塊--概率模糊單元，它 分為異或型與同或型兩種結(jié)構(gòu)，如圖2和圖3。
[0032] 為了使植入的硬件木馬逃過(guò)常規(guī)測(cè)試，惡意方會(huì)選擇電路中激活概率較低的節(jié)點(diǎn) 植入硬件木馬。概率模糊單元正是基于惡意方的這種設(shè)計(jì)心理發(fā)明的，其作用是干擾沒有 得到電路使用授權(quán)的第三方對(duì)電路節(jié)點(diǎn)激活概率的判斷。這里以圖7中的電路為例說(shuō)明其 原理。
[0033] 圖7中的電路一共有7個(gè)單元門，按其連接的方式分為三級(jí)。每個(gè)電路節(jié)點(diǎn)都用 括號(hào)標(biāo)志了其出現(xiàn)〇和出現(xiàn)1的概率。左邊第一級(jí)單元門的輸入為隨機(jī)激勵(lì)，出現(xiàn)〇和1 的概率都是1/2,但傳遞到了第三級(jí)單元門的輸出，其概率已經(jīng)變?yōu)?55/256和1/256。電 路中每一個(gè)電路節(jié)點(diǎn)都輸入到二輸入與門，一樣的邏輯關(guān)系使得節(jié)點(diǎn)出現(xiàn)〇和1的概率相 差越來(lái)越大，到了節(jié)點(diǎn)〇 3，信號(hào)基本固定在〇,出現(xiàn)信號(hào)跳變的概率極低。
[0034] 圖6是按照本發(fā)明的抗硬件木馬電路設(shè)計(jì)方法修改后的電路。原始電路的節(jié)點(diǎn) 和〇2分別插入了同或型概率模糊單元與異或型概率模糊單元。當(dāng)電路工作在正常狀態(tài)下 時(shí)，概率模糊單元中寄存器的值會(huì)在電路啟動(dòng)時(shí)通過(guò)掃描鏈輸入，在正常工作時(shí)掃描鏈?zhǔn)?能信號(hào)無(wú)效，寄存器的值會(huì)得到保持。在圖8這種情況下，電路正常工作時(shí)寄存器DFF1的 值為0, DFF2的值為1，掃描輸入的KEY為10,這樣節(jié)點(diǎn)和 < 及02和0/的信號(hào)會(huì)保持 一致。但是沒有使用授權(quán)的第三方并在不知道寄存器賦值（也就是電路正常工作的密碼 Key)的情況下，會(huì)將其視作一般的DFT (Design For Test)掃描鏈輸入隨機(jī)激勵(lì)分析節(jié)點(diǎn)激 活概率，那么寄存器的輸出為〇與為1的概率就會(huì)是一樣的1/2。這樣原始電路中的節(jié)點(diǎn) (^、〇 2在與寄存器的輸出經(jīng)過(guò)異或門、同或門后，節(jié)點(diǎn)(V與0/出現(xiàn)0和1的概率就會(huì)變成 同樣的1/2,再經(jīng)過(guò)一個(gè)與門輸出，節(jié)點(diǎn)03為0和1的概率就變成了（1/4, 3/4)，與之前的 (255/256,1/256)相比，激活概率得到很大的提高。
[0035] 上面這個(gè)例子說(shuō)明了本發(fā)明設(shè)計(jì)的概率模糊單元的工作原理，下面將說(shuō)明概率模 糊單元的插入算法。從上面的例子可以看出，電路中激活概率"很低"的節(jié)點(diǎn)是由激活概率 "較低"的節(jié)點(diǎn)經(jīng)過(guò)門電路的傳輸進(jìn)一步降低的。而造成那些節(jié)點(diǎn)激活概率很低的原因，并 不是只是提供其輸出的單元門，事實(shí)上，在圖5中，所有節(jié)點(diǎn)都輸入到了想通的與門，但因 為Oi與〇 2的激活概率"較低"，導(dǎo)致〇3出現(xiàn)激活概率很低的情況。因此，為了使電路中像〇3 這樣的節(jié)點(diǎn)激活概率模糊化（通過(guò)插入概率模糊單元提高其激活概率），必須追蹤輸出到 〇3的邏輯門，在門輸入節(jié)點(diǎn)(^、(^插入設(shè)計(jì)的單元電路，才能使激活概率最低的〇 3節(jié)點(diǎn)得到 概率模糊化處理。因此在選擇插入概率模糊單元的節(jié)點(diǎn)時(shí)，要設(shè)定一個(gè)概率閾值PTH，將激 活概率低于P TH的節(jié)點(diǎn)存入列表List_LowTran中。每次選取List_LowTran中激活概率最 低的節(jié)點(diǎn)，追蹤輸出該點(diǎn)的邏輯門，在門輸入的節(jié)點(diǎn)上插入概率模糊單元電路中的一種；然 后再對(duì)修改后的電路做節(jié)點(diǎn)激活概率分析，如果List_LowTran中仍然存在待優(yōu)化的節(jié)點(diǎn)， 則再?gòu)腖ist_L 〇WTran中選取激活概率最低的節(jié)點(diǎn)重復(fù)上述的處理過(guò)程，直到所有List_ LowTran中激活概率很低的節(jié)點(diǎn)都得到了模糊化處理。
[0036] 以上實(shí)施方式僅用于說(shuō)明本發(fā)明，而并非對(duì)本發(fā)明的限制，有關(guān)【技術(shù)領(lǐng)域】的普通 技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有 等同的技術(shù)方案也屬于本發(fā)明的范疇，本發(fā)明的專利保護(hù)范圍應(yīng)由權(quán)利要求限定。
【權(quán)利要求】
1. 一種基于激活概率分析的抗硬件木馬設(shè)計(jì)方法，包括了概率模糊單元的電路設(shè)計(jì)和 相應(yīng)的插入算法，其特征是：所述的插入算法會(huì)對(duì)原始電路進(jìn)行節(jié)點(diǎn)激活概率分析，并篩選 出合適的節(jié)點(diǎn)，插入概率模糊單元電路。每個(gè)插入的概率模糊單元電路都包括一個(gè)寄存器， 其取值將決定電路是工作在正常狀態(tài)還是一種"模糊化"的非正常工作狀態(tài)。所有概率模糊 電路中的寄存器將連在一條鏈上，電路開啟正常工作前通過(guò)移位掃描的方式向每一個(gè)概率 模糊單元的寄存器存入正確的數(shù)值，當(dāng)電路進(jìn)入正常工作狀態(tài)后，寄存器的值會(huì)得到保持。 每一個(gè)寄存器的取值都是一個(gè)密碼，其數(shù)值取決于概率模糊單元的選擇的電路結(jié)構(gòu)。所有 概率模糊單元的不同結(jié)構(gòu)和連接順序決定了一組唯一的有0和1組成的密碼Key，密碼的長(zhǎng) 度與插入的概率模糊單元的個(gè)數(shù)一致。
2. 根據(jù)權(quán)利要求1所述的概率模糊單元的插入算法，其特征為：第一步，向原始電路輸 入端加上隨機(jī)測(cè)試激勵(lì)，統(tǒng)計(jì)電路內(nèi)部節(jié)點(diǎn)激活概率；第二步，設(shè)定電路概率閾值P TH ;第三 步，將電路節(jié)點(diǎn)按激活概率大小進(jìn)行排序，概率值低于PTH的存入列表List_L〇WTran中；第 四步，選取List_LowTran中概率最低的節(jié)點(diǎn)；第五步，追蹤輸出到該節(jié)點(diǎn)的邏輯門，在門輸 入節(jié)點(diǎn)上插入"異或型"或"同或型"概率模糊單元電路；第六步，更新電路網(wǎng)表，重新統(tǒng)計(jì) 電路內(nèi)部節(jié)點(diǎn)激活概率，更新列表List_Unchecked和List_LowTran ;第七步，如果List_ LowTran中節(jié)點(diǎn)數(shù)目為零，則生成最終的電路網(wǎng)表及對(duì)應(yīng)的密碼KEY，否則重復(fù)第四步。
3. 根據(jù)權(quán)利要求1所述的概率模糊單元，分為異或型與同或型，其特征是：所述異或 型概率模糊單元包括一個(gè)二輸入多路選擇器（MUX)、一個(gè)寄存器（DFF)、一個(gè)二輸入異或門 (X0R);所述同或型概率模糊單元包括一個(gè)二輸入多路選擇器（MUX)、一個(gè)寄存器（DFF)、一 個(gè)二輸入同或門（NX0R)。
4. 根據(jù)權(quán)利要求3所述的異或型概率模糊單元，其特征是：二輸入多路選擇器（MUX) 的兩個(gè)數(shù)據(jù)輸入端一個(gè)接寄存器（DFF)的數(shù)據(jù)輸出端，另一個(gè)外接作為整個(gè)單元的數(shù)據(jù)輸 入端，選擇信號(hào)輸入端外接至掃描使能信號(hào)SCAN_EN，數(shù)據(jù)輸出端接寄存器（DFF)的數(shù)據(jù)輸 入端；二輸入異或門（X0R)的兩個(gè)輸入一個(gè)接寄存器（DFF)的數(shù)據(jù)輸出端，另一個(gè)接至電路 內(nèi)部節(jié)點(diǎn)，異或門（X0R)的輸出代替原電路節(jié)點(diǎn)接至電路的其它部分。
5. 根據(jù)權(quán)利要求3所述的異或型概率模糊單元，其特征是：二輸入多路選擇器（MUX) 的兩個(gè)數(shù)據(jù)輸入端一個(gè)接寄存器（DFF)的數(shù)據(jù)輸出端，另一個(gè)外接作為整個(gè)單元的數(shù)據(jù)輸 入端，選擇信號(hào)輸入端外接至掃描使能信號(hào)SCAN_EN，數(shù)據(jù)輸出端接寄存器（DFF)的數(shù)據(jù)輸 入端；二輸入異或門（X0R)的兩個(gè)輸入一個(gè)接寄存器（DFF)的數(shù)據(jù)輸出端，另一個(gè)接至電路 內(nèi)部節(jié)點(diǎn)，同或門（NX0R)的輸出代替原電路節(jié)點(diǎn)接至電路的其它部分。
【文檔編號(hào)】G01R31/3185GK104101828SQ201310120093
【公開日】2014年10月15日 申請(qǐng)日期:2013年4月8日 優(yōu)先權(quán)日:2013年4月8日
【發(fā)明者】馮建華, 龔浩然 申請(qǐng)人:北京大學(xué)