專利名稱：一種樹形拓?fù)錂C(jī)構(gòu)多處理器聲納信號處理裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及聲納信號處理領(lǐng)域，具體涉及多處理器聲納信號處理機(jī)拓?fù)浣Y(jié)構(gòu)設(shè)計(jì)。
背景技術(shù)：
數(shù)字處理機(jī)的拓?fù)浣Y(jié)構(gòu)決定了各處理器之間的數(shù)據(jù)共享和通訊復(fù)雜度，直接影響信號處理的實(shí)時(shí)性。聲納信號處理算法結(jié)構(gòu)復(fù)雜、數(shù)據(jù)量大、實(shí)時(shí)性要求高，現(xiàn)有信號處理機(jī)結(jié)構(gòu)尤其在實(shí)時(shí)性方面存在瓶頸。作為多片系統(tǒng)，數(shù)字信號處理機(jī)的拓?fù)浣Y(jié)構(gòu)多使用多級緊耦合方式，通過共享高速的存儲器實(shí)現(xiàn)多個(gè)數(shù)字信號處理芯片之間的數(shù)據(jù)交換。在系統(tǒng)實(shí)時(shí)性要求嚴(yán)格的環(huán)境下，信號處理機(jī)使用多端口的存貯器方式進(jìn)行連接和任務(wù)分配。如圖1，各處理器之間進(jìn)行點(diǎn)對點(diǎn)連接，任意兩片處理器之間使用專屬數(shù)據(jù)通道通信，使用多片數(shù)據(jù)貯存器作為數(shù)據(jù)的臨時(shí)存放空間。此結(jié)構(gòu)硬件復(fù)雜、控制難度大、成本高，但數(shù)據(jù)交換效率高，實(shí)時(shí)性好。

聲納信號處理對實(shí)時(shí)性要求嚴(yán)格，同時(shí)典型的水聲信號處理算法包含降頻、FFT、寬帶波束形成、匹配濾波、背景歸一化等步驟為線性結(jié)構(gòu)，適宜進(jìn)行分段處理?；谝陨咸攸c(diǎn)，典型的聲納信號處理機(jī)使用由多端口的存貯器方式優(yōu)化得到的級聯(lián)式拓?fù)浣Y(jié)構(gòu)，如圖2所示。從數(shù)據(jù)接收間隔角度分析，以級聯(lián)結(jié)構(gòu)對聲納信號處理算法的分割一定程度上改善了系統(tǒng)實(shí)時(shí)性?？紤]計(jì)算總時(shí)長，如圖3，將算法流程分為η個(gè)模塊，模塊計(jì)算時(shí)間為ti;
與下一模塊通信時(shí)間t’ -未分塊時(shí)信號處理總時(shí)長Γ = ，分塊后整個(gè)信號處理流程
/=1
用時(shí)Γ+<)，將增加通信時(shí)間°
i二 、 f i=\考慮接收新數(shù)據(jù)的周期，如圖4，未分塊時(shí)兩次讀取原始數(shù)據(jù)之間的時(shí)間間隔, = >，使用級聯(lián)的拓?fù)浣Y(jié)構(gòu)，兩次讀取新數(shù)據(jù)之間的時(shí)間間隔t=tlt)優(yōu)化后的級聯(lián)式拓?fù)浣Y(jié)構(gòu)中，前級的計(jì)算結(jié)果是后級計(jì)算的基礎(chǔ)，各計(jì)算單元之間需要通過通信進(jìn)行中間結(jié)果的交換，各器件之間聯(lián)系緊密。所以級聯(lián)式拓?fù)浣Y(jié)構(gòu)存在以下缺陷:1.實(shí)時(shí)性差多處理器的級聯(lián)式拓?fù)浣Y(jié)構(gòu)和與之相對應(yīng)的算法簡單分塊的實(shí)現(xiàn)方式，對實(shí)時(shí)性的改善存在諸多限制，表現(xiàn)為:I)在讀入新的數(shù)據(jù)幀之前，后面每一級處理器都必須完成對前一幀數(shù)據(jù)的處理，否則整個(gè)系統(tǒng)必須處于等待狀態(tài)。
2)為縮短每級處理器運(yùn)算時(shí)間而進(jìn)行無限分級受限于處理器上運(yùn)行的算法模塊本身的完整性要求和增加的硬件之間的通信時(shí)間。3)聲納信號處理算法模塊多，通信數(shù)據(jù)量大，硬件的通信將成為影響實(shí)時(shí)性的重要因素，限制了級聯(lián)式拓?fù)浣Y(jié)構(gòu)對處理實(shí)時(shí)性的改善效果。2.系統(tǒng)穩(wěn)定性差如圖5，在級聯(lián)結(jié)構(gòu)中，前級處理器芯片(處理器O)的程序錯(cuò)誤將直接影響后級的計(jì)算。整個(gè)流水結(jié)構(gòu)中，任意芯片程序故障，系統(tǒng)都無法給出正確的結(jié)果。3.系統(tǒng)靈活性差級聯(lián)式拓?fù)浣Y(jié)構(gòu)在進(jìn)行工作模式轉(zhuǎn)換時(shí)存在較大的困難。此時(shí)僅有兩種各存在明顯缺點(diǎn)的解決方案:I)如圖6，同時(shí)中斷各級處理器芯片，更換各級處理器芯片服務(wù)程序。此時(shí)，系統(tǒng)對新的服務(wù)反應(yīng)速度最快，但是前幾級處理器已經(jīng)計(jì)算的中間結(jié)果需要全部廢棄，造成了計(jì)算資源的浪費(fèi)；一定時(shí)間內(nèi)無法獲得計(jì)算結(jié)果。2)如圖7，異步控制處理器芯片。假設(shè)更換服務(wù)要求到達(dá)前已經(jīng)開始處理的數(shù)據(jù)幀為標(biāo)志幀，各級處理器在處理過標(biāo)志幀后響應(yīng)服務(wù)更改信號。已經(jīng)開始處理的數(shù)據(jù)幀被繼續(xù)使用，服務(wù)響應(yīng)的最長時(shí)間為處理器O的運(yùn)算時(shí)間。但是，此種方法需要主控單元檢測各運(yùn)算單元的算法完成情況，異步控制各運(yùn)算單元的程序加載，控制復(fù)雜。4.系統(tǒng)受硬件限制大。級聯(lián)系統(tǒng)需要在各級間傳遞中間結(jié)果，這些通信數(shù)據(jù)量大。使用共享存儲器的方法進(jìn)行傳遞時(shí)，明顯受到存儲器的讀寫速度限制。同時(shí)由于兩級處理單元共享外部存儲器的同一數(shù)據(jù)區(qū)域，需要同步兩級處理器防止同時(shí)進(jìn)行讀寫操作，控制難度大。5.系統(tǒng)軟件設(shè)計(jì)難度大。為了克服系統(tǒng)處理效率低的缺點(diǎn)，在進(jìn)行算法的模塊化分解時(shí)需要盡可能保證各處理器芯片上運(yùn)行的算法所花費(fèi)的時(shí)間相等，以此減少后級處理器的等待時(shí)間，提高效率。所以軟件設(shè)計(jì)過程中需要不斷測試硬件運(yùn)行程序?qū)嶋H花費(fèi)時(shí)間，由于沒有專業(yè)處理此種問題的工具，且需要反復(fù)嘗試，造成軟件調(diào)試周期長，困難大。同時(shí)，由于分塊的同時(shí)需要盡可能減少傳遞中間結(jié)果的數(shù)據(jù)量，需要綜合考慮硬件通信時(shí)間，又增加了軟件工程師的工作難度。

發(fā)明內(nèi)容
本發(fā)明結(jié)合聲納算法流程特點(diǎn)，設(shè)計(jì)了一種適于聲納信號處理方法特點(diǎn)的樹形優(yōu)化拓?fù)浣Y(jié)構(gòu)，并設(shè)計(jì)專用聲納信號處理機(jī)硬件結(jié)構(gòu)和軟件實(shí)現(xiàn)，從結(jié)構(gòu)上克服級聯(lián)式典型聲納信號處理機(jī)結(jié)構(gòu)的固有缺點(diǎn)。此拓?fù)浣Y(jié)構(gòu)在不改變現(xiàn)有信號處理機(jī)硬件結(jié)構(gòu)的前提下，將級聯(lián)拓?fù)浣Y(jié)構(gòu)改為樹形拓?fù)浣Y(jié)構(gòu)，通過減少不必要的片外數(shù)據(jù)交換，主要提升系統(tǒng)的實(shí)時(shí)性，并克服現(xiàn)有技術(shù)中的其他缺點(diǎn)。具體而言，本發(fā)明提出了一種樹形拓?fù)浣Y(jié)構(gòu)多處理器聲納信號處理裝置，該裝置主要包括多通道A/D模塊、CPU主控模塊、信號處理模塊、總線背板構(gòu)成，其中:多通道A/D模塊，由FPGA和多路A/D構(gòu)成，F(xiàn)PGA在主DSP控制下，同步控制A/D完成對模擬信號的采樣，并將采樣結(jié)果存儲在FIFO芯片中，供信號處理模塊經(jīng)總線背板讀取；
信號處理模塊，主要由主DSP模塊、從DSP模塊、交換機(jī)模塊、FPGA模塊構(gòu)成。其中，主DSP模塊控制多通道A/D模塊進(jìn)行采樣，控制各從DSP完成程序加載和運(yùn)算，完成信號處理模塊與CPU主控模塊的通信，讀取數(shù)據(jù)幀并分發(fā)給各從DSP模塊。從DSP模塊用于計(jì)算實(shí)現(xiàn)算法，交換機(jī)模塊通過SRIO協(xié)議，協(xié)調(diào)各主/從DSP模塊完成通信，F(xiàn)PGA模塊完成主DSP模塊與總線背板的通信協(xié)議轉(zhuǎn)換；CPU主控模塊，為PC板卡，用于通過板間總線為各主/從DSP模塊加載程序，并依據(jù)信號處理模塊的反饋結(jié)果，實(shí)時(shí)控制主DSP模塊；總線背板，為無源電路板，用于提供板間總線和各種器件連接信號通路。此外，本發(fā)明還提出一種采用所述樹形拓?fù)浣Y(jié)構(gòu)設(shè)計(jì)多處理器聲納信號處理裝置的方法，方法包括以下步驟:I) CPU控制模塊初始化主DSP模塊、從DSP模塊，并向主DSP模塊傳遞參數(shù)； 2 )主DSP模塊向從DSP模塊發(fā)出接收初始化信息，各從DSP模塊執(zhí)行內(nèi)存準(zhǔn)備、波束形成權(quán)系數(shù)準(zhǔn)備、將上次處理結(jié)果存入歷史記錄；3)主DSP模塊保持和管理當(dāng)前數(shù)據(jù)隊(duì)列，檢測從DSP模塊當(dāng)前是否處于等待狀態(tài)；4)主DSP模塊發(fā)現(xiàn)任意從DSP模塊處于等待狀態(tài)，且對應(yīng)數(shù)據(jù)隊(duì)列中一個(gè)窗數(shù)據(jù)準(zhǔn)備好，向該從DSP模塊傳遞一個(gè)時(shí)間窗的數(shù)據(jù)，并將該從DSP模塊的狀態(tài)置為接收工作狀態(tài)；5)從DSP模塊轉(zhuǎn)為接收工作狀態(tài)后，對該窗數(shù)據(jù)進(jìn)行以FFT、指定頻帶內(nèi)的各頻率點(diǎn)波束形成、噪聲背景估計(jì)為代表的聲納信號處理操作，處理結(jié)果存于當(dāng)前處理結(jié)果隊(duì)列中，當(dāng)處理窗個(gè)數(shù)滿足要求時(shí),將目標(biāo)信息上傳CPU主控模塊。采用本發(fā)明提出的多處理器聲納信號處理裝置，在實(shí)際操作過程中從DSP模塊之間為并行結(jié)構(gòu)，獨(dú)立進(jìn)行運(yùn)算，不依賴前級結(jié)果。任意芯片程序故障，僅需由控制芯片對相應(yīng)故障單元進(jìn)行復(fù)位，結(jié)果上僅損失某一幀數(shù)據(jù)結(jié)果，其他運(yùn)算單元仍可給出正確結(jié)果，系統(tǒng)穩(wěn)定性和系統(tǒng)靈活性均較好。


下面結(jié)合附圖及具體實(shí)施例對本發(fā)明再作進(jìn)一步詳細(xì)的說明:附圖1所示為現(xiàn)有技術(shù)一多處理器多端口的存貯器互聯(lián)方式結(jié)構(gòu)示意圖；附圖2所示為現(xiàn)有技術(shù)一多處理器聲納信號處理機(jī)級聯(lián)結(jié)構(gòu)示意圖；附圖3所示為現(xiàn)有技術(shù)一多處理器聲納信號處理機(jī)級聯(lián)結(jié)構(gòu)計(jì)算時(shí)間示意圖；附圖4所示為現(xiàn)有技術(shù)中多處理器級聯(lián)結(jié)構(gòu)接收新數(shù)據(jù)周期示意圖；附圖5所示為現(xiàn)有技術(shù)中多處理器級聯(lián)結(jié)構(gòu)中數(shù)據(jù)錯(cuò)誤示意圖；附圖6所示為現(xiàn)有技術(shù)中多處理器級聯(lián)結(jié)構(gòu)中處理器同步響應(yīng)新服務(wù)示意圖；附圖7所示為現(xiàn)有技術(shù)中多處理器級聯(lián)結(jié)構(gòu)中處理器異步響應(yīng)新服務(wù)示意圖；附圖8所示為本發(fā)明提出的多處理器樹形系統(tǒng)拓?fù)浣Y(jié)構(gòu)示意圖；附圖9為本發(fā)明提出的樹形結(jié)構(gòu)多處理器聲納信號處理裝置結(jié)構(gòu)示意圖；附圖10所示為本發(fā)明提出的多通道A/D模塊硬件結(jié)構(gòu)圖；附圖11所示為本發(fā)明提出的信號處理模塊硬件結(jié)構(gòu)附圖12所示為本發(fā)明提出的樹形拓?fù)浣Y(jié)構(gòu)多處理器的方法流程圖；附圖13所示為本發(fā)明提出的樹形拓?fù)涠嗵幚砥鹘Y(jié)構(gòu)處理時(shí)間示意圖。
具體實(shí)施例方式為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。圖8為本發(fā)明提出的系統(tǒng)拓?fù)浣Y(jié)構(gòu)，從圖中可以看到，依據(jù)聲納信號處理算法特點(diǎn)，對典型級聯(lián)系統(tǒng)拓?fù)浣Y(jié)構(gòu)進(jìn)行優(yōu)化。O號處理器作為中央控制處理器管理各從處理器，進(jìn)行新數(shù)據(jù)幀的讀取和分發(fā)。1-4號處理器為從處理器，擔(dān)任主要計(jì)算任務(wù)。此系統(tǒng)使用4塊處理器作為從處理器，但拓?fù)浣Y(jié)構(gòu)中可掛載的從處理器數(shù)量不限于此。圖9給出了樹形拓?fù)浣Y(jié)構(gòu)多處理器聲納信號處理裝置的結(jié)構(gòu)示意圖，其中該裝置主要包括多通道A/D模塊、CPU主控模塊、信號處理模塊、總線背板等模塊構(gòu)成。其中信號處理模塊使用DSP (數(shù)字信號處理芯片)作為處理器，是拓?fù)浣Y(jié)構(gòu)的主要構(gòu)成部分。下面分別對多處理器聲納信號處理裝置的各個(gè)模塊進(jìn)行詳細(xì)介紹。I)多通道A/D模塊參見圖10，多通道A/D模塊主要由FPGA和多路A/D構(gòu)成，F(xiàn)PGA在主DSP控制下，同步控制A/D完成對模擬信號的采樣。采樣結(jié)果存儲在FIFO芯片中，供信號處理模塊經(jīng)總線背板讀取。2)信號處理模塊參見圖11，信號處理模塊主要由主DSP模塊、從DSP模塊、交換機(jī)模塊、FPGA模塊等構(gòu)成。DSPO作為主DSP模塊，實(shí)現(xiàn)對信號處理模塊中的其他模塊的控制和通信、從DSP參數(shù)加載，負(fù)責(zé)讀取數(shù)據(jù)幀并分發(fā)給各從DSP模塊。DSP1-4作為從DSP模塊完成計(jì)算實(shí)現(xiàn)算法。交換機(jī)模塊通過SRIO協(xié)議，協(xié)調(diào)各主/從DSP模塊完成通信。FPGA模塊完成DSPO與總線背板的通信協(xié)議轉(zhuǎn)換。DSP5、FPGA3作為備份。3) CPU主控模塊CPU主控模塊為PC板卡，模塊通過板間總線為各DSP、FPGA加載程序，并依據(jù)從DSP模塊DSP1-4反饋結(jié)果，對主DSP模塊DSPO實(shí)時(shí)控制。4)總線背板總線背板是無源電路板，提供板間總線和各種器件連接信號通路。如圖12為依據(jù)樹形拓?fù)浣Y(jié)構(gòu)設(shè)計(jì)的信號處理方法流程，如下:I) CPU控制模塊初始化主、從DSP模塊，向主DSP模塊傳遞參數(shù)。2)主DSP模塊處理器O向從DSP模塊DSP1、2、3、4發(fā)出接收初始化信息，DSPl、2、3、4執(zhí)行內(nèi)存準(zhǔn)備、波束形成權(quán)系數(shù)準(zhǔn)備、將上次處理結(jié)果存入歷史記錄等操作。3)主DSP模塊處理器O (后稱數(shù)據(jù)管理器)保持和管理四個(gè)當(dāng)前數(shù)據(jù)隊(duì)列，檢測從DSP模塊處理器1、2、3、4 (后稱數(shù)據(jù)處理器)當(dāng)前是否處于等待狀態(tài)。4)數(shù)據(jù)管理器(主DSP0)發(fā)現(xiàn)任意數(shù)據(jù)處理器處于等待狀態(tài)，且對應(yīng)數(shù)據(jù)隊(duì)列中一個(gè)窗數(shù)據(jù)準(zhǔn)備好，向該數(shù)據(jù)處理器傳遞一個(gè)時(shí)間窗的數(shù)據(jù)，并將該數(shù)據(jù)處理器的狀態(tài)置為接收工作狀態(tài)。
5)數(shù)據(jù)處理器(從DSP1-4)轉(zhuǎn)為接收工作狀態(tài)后，對該窗數(shù)據(jù)進(jìn)行以FFT、指定頻帶內(nèi)的各頻率點(diǎn)波束形成、噪聲背景估計(jì)為代表的聲納信號處理操作，但不僅限于此。處理結(jié)果存于當(dāng)前處理結(jié)果隊(duì)列中。處理窗個(gè)數(shù)滿足要求時(shí)，將目標(biāo)信息上傳至CPU主控模塊。各數(shù)據(jù)處理器間無交互。采用本發(fā)明提出的多處理器聲納信號處理裝置，在實(shí)際操作過程中具有以下優(yōu)
點(diǎn)1)實(shí)時(shí)性好相對級聯(lián)結(jié)構(gòu)，如圖13，使用本發(fā)明的拓?fù)浣Y(jié)構(gòu)，兩次處理的原始數(shù)據(jù)之間的時(shí)間
間隔t=t1;由于僅進(jìn)行一次數(shù)據(jù)交換，整個(gè)信號處理流程用時(shí)
權(quán)利要求
1.一種樹形拓?fù)浣Y(jié)構(gòu)多處理器聲納信號處理裝置，該裝置主要包括多通道A/D模塊、CPU主控模塊、信號處理模塊、總線背板，其中: 多通道A/D模塊，由FPGA和多路A/D構(gòu)成，F(xiàn)PGA在主DSP控制下，同步控制A/D完成對模擬信號的采樣，并將采樣結(jié)果存儲在FIFO芯片，供信號處理模塊經(jīng)總線背板讀取； 信號處理模塊，主要由主DSP模塊、從DSP模塊、交換機(jī)模塊、FPGA模塊構(gòu)成。其中，主DSP模塊用于控制多通道A/D模塊進(jìn)行采樣，控制各從DSP模塊完成程序加載和運(yùn)算，完成信號處理模塊與CPU主控模塊的通信，讀取數(shù)據(jù)幀并分發(fā)給各從DSP模塊，從DSP模塊用于計(jì)算實(shí)現(xiàn)算法，交換機(jī)模塊通過SRIO協(xié)議，協(xié)調(diào)各主/從DSP模塊完成通信，F(xiàn)PGA模塊完成主DSP模塊與總線背板的通信協(xié)議轉(zhuǎn)換； CPU主控模塊，為PC板卡，用于通過板間總線為各主/從DSP模塊加載程序，并依據(jù)信號處理模塊的反饋結(jié)果，實(shí)時(shí)控制主DSP模塊； 總線背板，為無源電路板，用于提供板間總線和各種器件連接信號通路。
2.一種采用權(quán)利要求1所述樹形拓?fù)浣Y(jié)構(gòu)設(shè)計(jì)多處理器聲納信號處理裝置的方法，其中方法包括以下步驟: I) CPU控制模塊初始化主DSP模塊、從DSP模塊，并向主DSP模塊傳遞參數(shù)； 2 )主DSP模塊向從DSP模塊發(fā)出接收初始化信息，各從DSP模塊執(zhí)行內(nèi)存準(zhǔn)備、波束形成權(quán)系數(shù)準(zhǔn)備、將上次處理結(jié)果存入歷史記錄； 3)主DSP模塊保持和管理當(dāng)前數(shù)據(jù)隊(duì)列，檢測從DSP模塊當(dāng)前是否處于等待狀態(tài)； 4)主DSP模塊發(fā)現(xiàn)任意從D SP模塊處于等待狀態(tài)，且對應(yīng)數(shù)據(jù)隊(duì)列中一個(gè)窗數(shù)據(jù)準(zhǔn)備好，向該從DSP模塊傳遞一個(gè)時(shí)間窗的數(shù)據(jù)，并將該從DSP模塊的狀態(tài)置為接收工作狀態(tài)； 5)從DSP模塊轉(zhuǎn)為接收工作狀態(tài)后，對該窗數(shù)據(jù)進(jìn)行以FFT、指定頻帶內(nèi)的各頻率點(diǎn)波束形成、噪聲背景估計(jì)為代表的聲納信號處理操作，處理結(jié)果存于當(dāng)前處理結(jié)果隊(duì)列中，當(dāng)處理窗個(gè)數(shù)滿足要求時(shí)，將目標(biāo)信息上傳到CPU主控模塊。
全文摘要
本發(fā)明公開了一種樹形拓?fù)浣Y(jié)構(gòu)多處理器聲納信號處理裝置和相應(yīng)的方法，其中該裝置主要包括多通道A/D模塊、CPU主控模塊、信號處理模塊、總線背板。采用本發(fā)明提出的裝置，在多處理器互聯(lián)中，任意DSP芯片程序故障，僅需由主DSP芯片對相應(yīng)故障單元進(jìn)行復(fù)位，結(jié)果上僅損失某一幀數(shù)據(jù)結(jié)果，其他運(yùn)算單元仍可給出正確結(jié)果，因此數(shù)據(jù)通信實(shí)時(shí)性好、系統(tǒng)處理效率高、系統(tǒng)穩(wěn)定性好并方便系統(tǒng)擴(kuò)展。
文檔編號G01S7/52GK103217681SQ201310086489
公開日2013年7月24日 申請日期2013年3月19日 優(yōu)先權(quán)日2013年3月19日
發(fā)明者馬曉川, 鄢社鋒, 秦博, 楊力, 彭承彥 申請人:中國科學(xué)院聲學(xué)研究所