專利名稱：一種具有時鐘自校正的智能電能表的制作方法
技術領域：
本實用新型涉及一種電能表，特別是涉及電子式的具有時鐘自補償?shù)闹悄茈娔鼙怼?br> 背景技術：
電子式電能表的普及應用，使得電能的管理更加的方便快捷?，F(xiàn)有電子式電能表采用模塊化處理，其核心部分為微處理器、計量、顯示、存儲、時鐘等部件，構成實時的時鐘裝置按照一定周期算法實時輸出，為整個操作系統(tǒng)按照所需要的實時時間進行相應的各模塊間的協(xié)調工作，從而實現(xiàn)整體的功能協(xié)調，使得電能表正常運行。因此，時鐘的準確性對于預付費電能表來說具有至關重要的作用。而國產的中央處理芯片由于技術和品質的限制，容易出現(xiàn)累積時鐘誤差，影響電能表系統(tǒng)的安全可靠運行。目前，為了解決時鐘同步性的問題，國內各大電表廠家一般采用國外進口的中央處理芯片，如日本NEC的78R)526A，但國外進口芯片的價格比較昂貴，這就增加了生產成本。

實用新型內容本實用新型的目的在于克服上述現(xiàn)有技術存在的問題，提出了一種成本低、電路易實現(xiàn)、安全可靠的具有時鐘自校正的智能電能表。為了解決上述技術問題，本實用新型采用了下述技術方案:一種具有時鐘自校正的智能電能表，電路部分包括有主電路板和電源線接口，主電路板上裝有中央處理器、計量芯片、存儲器、數(shù)據(jù)采樣電路、顯示電路、通訊接口電路，其特征在于:所述的中央處理器還連接有晶振電路和比較電路，晶振電路的信號輸出作為中央處理器的系統(tǒng)時鐘，晶振電路的信號輸出分出一路與存儲器的輸出分別接入比較電路，比較電路比較判斷后的輸出再接入中央處理器，中央處理器將校正的信號反饋給晶振電路。進一步地，所述晶振電路由電阻(Rl)、電容(Cl、C2)與晶振(Xl)連接組成，并與中央處理器的振蕩信號輸入端連接。還設有輔助晶振(X2)，中央處理器的第九、第十引腳通過電阻(R3)、電容(C4、C5)和輔助晶振(X2)相連。所述比較電路為常規(guī)的振蕩信號比較電路。所述的中央處理器是普及的AT89C51芯片，存儲器是采用AT24C16A芯片。本實用新型所具有的有益效果是，1、增加晶振電路，為中央處理器提供時鐘信號，對中央處理器的性能要求不太嚴苛，可采用常用芯片替代，降低了生產成本。2、結合比較電路、存儲器，中央處理器能對晶振電路的信號輸出進行校正，保證電能表的系統(tǒng)正常、可靠、安全地運行。3、占用硬件資源不多，便于實現(xiàn)模塊化處理，操作方便。

圖1為本實用新型的原理框圖；圖2為本實用新型的中央處理器的電路原理圖；圖3為本實用新型的存儲器的電路原理圖。
具體實施方式
以下，結合附圖介紹本實用新型的智能電能表作具體描述。參見圖1，本實用新型的電能表由中央處理器、采樣部分、計量部分、晶振電路、t匕較電路、電源、顯示部分、存儲部分和通信部分等8大部分組成，其中，中央處理器為電能表的核心部分，負責電能表的大部分命令操作；采樣部分負責外部信號如電壓、電流等參數(shù)的數(shù)據(jù)采樣；計量部分將采樣的數(shù)據(jù)進行處理，從而得到計算機能識別的參數(shù)信息；顯示部分將用戶需要的信息直觀的顯示出來，方便查詢；存儲部分負責所有數(shù)據(jù)項、時間、事件等的存儲，通信部分可以將存儲的信息與外界用戶或供電部門通信，便于實時管理和監(jiān)督；電源部分保障整個電路的軟、硬件正常運行；晶振電路負責提供程序運行的時鐘。比較電路負責將晶振電路的輸出信號與存儲器的輸出進行對比，根據(jù)時鐘偏差是否在允許范圍內，通過中央處理器將補償值反饋給晶振電路。參見圖2，中央處理器芯片Ul的第14腳和第15腳通過電阻R1、電容Cl、C2與晶振Xl相連。晶振Xl負責整個系統(tǒng)的時鐘運行，中央處理器芯片Ul的第9腳和第10腳通過電阻R3、電容C4、C5和晶振X2相連，晶振X2為輔助晶振，主要為系統(tǒng)測試和燒寫程序的時鐘晶振。通過主、副晶振的結合，電能表系統(tǒng)就可以在一個穩(wěn)定的系統(tǒng)下運行。而比較電路的輸出端BACK-DATA與中央處理器芯片Ul的第31腳連接，晶振Xl的信號輸出、即與中央處理器芯片Ul的第16腳連接點也引出一路與比較電路的輸入端CLCK連接。參見圖3，存儲器芯片采用AT24C16A，該芯片U9具有存儲空間大，數(shù)據(jù)不易丟失的特點，芯片U9的第1-4腳接地，未用。芯片U9的5-6腳為芯片的讀寫控制引腳，為了數(shù)據(jù)控制，分別通過電阻與中央處理器芯片Ul的第I和第2腳相連，對數(shù)據(jù)進行寫入和讀出控制。芯片U9的7-8腳為電源地和電源引腳，通過一個電容C29進行濾波處理。芯片U9的第5腳也引出一路與比較電路的另一輸入端EE-SDA連接。比較電路為常規(guī)的振蕩信號比較電路。工作原理:系統(tǒng)上電后，每隔20S中央處理器芯片Ul將當前時間信息讀取，并存入到存儲芯片U9中，通過比較電路與系統(tǒng)時間信息進行對比，如在±3S的誤差允許范圍內，則說明時鐘正常運行，將該時間存儲到存儲芯片U9中。如超過該誤差范圍，則說明時鐘已經混亂，需要校正，啟動時間校正，采用將上一次記錄的時間信息根據(jù)誤差時間算法進行處理，得到校正的時間后，通過中央處理器芯片Ul傳輸給晶振XI，晶振Xl根據(jù)該校正時間對當前時間進行校正，更新后的時間信息，返回給中央處理器芯片U1，使其對時間參數(shù)進行自動校正，從而實現(xiàn)了系統(tǒng)的時間自動校正處理。以上結合附圖介紹了本實用新型的一個優(yōu)選的實施方式，本領域的技術人員應當理解，本實用新型不受上述實施方式的限制?？傊苍诒緦嵱眯滦偷木窈驮瓌t之內，所作的任何修改、等同替換、改進等，均應包含在本實用新型的保護范圍之內。
權利要求1.一種具有時鐘自校正的智能電能表，電路部分包括有主電路板和電源線接口，主電路板上裝有中央處理器、計量芯片、存儲器、數(shù)據(jù)采樣電路、顯示電路、通訊接口電路，其特征在于:所述的中央處理器還連接有晶振電路和比較電路，晶振電路的信號輸出作為中央處理器的系統(tǒng)時鐘，晶振電路的信號輸出分出一路與存儲器的輸出分別接入比較電路，比較電路比較判斷后的輸出再接入中央處理器，中央處理器將校正的信號反饋給晶振電路。
2.如權利要求1所述的智能電能表，其特征在于:所述晶振電路由電阻(R1)、電容(Cl、C2)與晶振(Xl)連接組成，并與中央處理器的振蕩信號輸入端連接。
3.如權利要求1或2所述的智能電能表，其特征在于:還設有輔助晶振(X2)，中央處理器的第九、第十引腳通過電阻(R3)、電容(C4、C5)和輔助晶振(X2)相連。
4.如權利要求1或2所述的智能電能表，其特征在于:所述比較電路為常規(guī)的振蕩信號比較電路。
5.如權利要求3所述的智能電能表，其特征在于:所述的中央處理器是采用國產AT80C51芯片，存儲器是采用AT24C16A芯片。
專利摘要本實用新型公開了一種具有時鐘自校正的智能電能表，電路部分包括有主電路板和電源線接口，主電路板上裝有中央處理器、計量芯片、存儲器、數(shù)據(jù)采樣電路、顯示電路、通訊接口電路，其特征在于所述的中央處理器還連接有晶振電路和比較電路，晶振電路的信號輸出作為中央處理器的系統(tǒng)時鐘，晶振電路的信號輸出分出一路與存儲器的輸出分別接入比較電路，比較電路比較判斷后的輸出再接入中央處理器，中央處理器將校正的信號反饋給晶振電路，這樣的設計，可實現(xiàn)系統(tǒng)的時間自動校正處理，具有生產成本低、電路易實現(xiàn)、時鐘系統(tǒng)運行精確穩(wěn)定、安全可靠等的優(yōu)點。
文檔編號G01R22/00GK202994899SQ20122072887
公開日2013年6月12日 申請日期2012年12月26日 優(yōu)先權日2012年12月26日
發(fā)明者陳聲榮, 夏明皓 申請人:廣東浩迪創(chuàng)新科技有限公司