專利名稱：監(jiān)控和調(diào)整電路性能的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子電路，更具體地說，本發(fā)明涉及在電子電路的壽命期內(nèi)監(jiān)控和調(diào) 整電路性能。
背景技術(shù)：
在過去幾十年內(nèi)，集成電路(IC)的規(guī)模一直遵循摩爾定律，摩爾定律說明IC上的 晶體管的數(shù)目大約每兩年就會增加一倍。隨著IC上的晶體管的數(shù)目的增大，晶體管的尺寸 相應(yīng)地縮小。盡管這種集成顯著增加了單位成本的性能，不過出現(xiàn)了與更高的集成水平相 關(guān)聯(lián)的其它問題。隨著IC中的晶體管特征尺寸的減小，非理想性開始減少對單個器件的控制量。此 外，減小的尺寸使晶體管對退化機理更敏感。兩種常見的退化機理是熱載流子效應(yīng)和負(fù)偏 壓溫度不穩(wěn)定性(NBTI，對PM0S器件來說；對NM0S晶體管來說，存在正偏壓溫度不穩(wěn)定性、 或者說PBTI)。當(dāng)“載流子”(空穴或電子)在被M0S器件中的高場強區(qū)中的強電場加速后獲得極 高的動能時，發(fā)生熱載流子效應(yīng)。作為該高動能的結(jié)果，熱載流子被注入器件的某些區(qū)域中 并被俘獲，從而形成最終惡化器件工作和導(dǎo)致不穩(wěn)定性的空間電荷。對NBTI來說，在負(fù)偏壓和高溫條件下，正電荷在PM0S晶體管的溝道界面中累積。 這又導(dǎo)致閾值電壓幅度的增大和漏極飽和電流隨時間的減小。這些效應(yīng)最終導(dǎo)致PM0S器 件的器件不穩(wěn)定性和性能退化。PBTI類似于NBTI，不過是在正偏壓條件下出現(xiàn)在NM0S晶 體管上。在目前IC技術(shù)中的晶體管的特征尺寸下，這些退化機理不能被忽略。隨著時間的 過去，這些退化機理會通過增大功率耗散，降低操作速度和/或電壓余量，不規(guī)則的計時變 化，和最終失效而影響IC性能。

發(fā)明內(nèi)容
公開一種測試在電子系統(tǒng)中實現(xiàn)的集成電路的方法。在一個實施例中，所述方法 包括使在工作系統(tǒng)(例如，在計算機系統(tǒng))中實現(xiàn)的集成電路(或其一部分)處于離線狀 態(tài)。設(shè)置集成系統(tǒng)的電參數(shù)(例如，電壓，時鐘頻率等)，并進(jìn)行內(nèi)置自測試(BIST)。記錄 在BIST期間的任何失效。隨后對電參數(shù)的多個預(yù)定值中的每個值重復(fù)所述測試，記錄發(fā)生 的任何失效。一旦完成了測試，就確定每個預(yù)定值的失效率(failure rate)和合格范圍。在一個實施例中，集成電路包括一個或多個PM0S器件，電參數(shù)是n-阱電壓。通過 在多個不同的n-阱電壓下進(jìn)行BIST，進(jìn)行測試，確定每個n-阱電壓的失效率。所述方法還 包括根據(jù)測試結(jié)果，確定在測試之后集成電路將按其工作的n-阱電壓。包括一個或多個NM0S器件的實施例也是可能和預(yù)料之中的。在這樣的實施例中， 電參數(shù)可以是基板電壓。在改變這兩個電參數(shù)之一或兩者的情況下，CMOS實施例也是預(yù)料 之中的。
在重復(fù)進(jìn)行BIST期間可改變的其它電參數(shù)包括(但不限于)時鐘頻率、電源電壓 等等。集成電路可包括邏輯電路，存儲器電路或者這兩者，并且可相應(yīng)地被配置成進(jìn)行邏輯 BIST和/或存儲器BIST。集成電路的一些實施例可包括模擬和/或混合信號電路，從而， 集成電路可被配置成進(jìn)行AMBIST (模擬/混合信號BIST)。在各個實施例中，這里公開的方法允許預(yù)測被測試的集成電路或者該集成電路的 特定功能塊的失效時間。通過預(yù)測失效時間，可避免損失慘重的失效，因為可在預(yù)測的失效 實際發(fā)生之前更換IC。此外，通過把某些參數(shù)調(diào)整到與以前的工作點(operating point) 相比具有更長的失效時間的工作點，用于預(yù)測失效時間的數(shù)據(jù)還可用于延長IC的壽命。


當(dāng)閱讀下面的詳細(xì)說明并參考附圖時，本發(fā)明的其它方面將變得明顯，其中圖1是按照本發(fā)明的在測試構(gòu)形下的電子系統(tǒng)的一個實施例的示圖；圖2是圖解說明測試集成電路的方法的一個實施例的處理流程的示圖；圖3是圖解說明測試集成電路的方法的另一個實施例的處理流程的示圖；圖4圖解說明測試集成電路的一個實施例的流程圖。盡管本發(fā)明可以有各種修改和備選形式，不過在附圖中舉例表示了本發(fā)明的具體 實施例，并在下面詳細(xì)說明本發(fā)明的具體實施例。不過應(yīng)明白附圖和對附圖的說明并不意 圖把本發(fā)明局限于公開的特定形式，相反，本發(fā)明將覆蓋在由附加權(quán)利要求限定的本發(fā)明 的精神和范圍內(nèi)的所有修改，等同物和備選方案。
具體實施例方式現(xiàn)在參見圖1，圖中表示了在測試構(gòu)形下的電子系統(tǒng)的一個實施例的示圖。在所 示的實施例中，電子系統(tǒng)20包括至少一個印刷電路板(PCB)21，PCB 21上安裝有集成電路 (IC)22。應(yīng)注意電子系統(tǒng)20可包括為了簡潔起見，這里未示出的各種其它組件。電子系統(tǒng) 20可以是已在現(xiàn)場的系統(tǒng)(即，在制造和銷售之后)。IC 22可包括許多器件(S卩，晶體管)，所述許多器件可以是NM0S器件，PM0S器件， 或者這兩者(如果IC 22是CMOS IC的話)。在IC 22的電路小片上實現(xiàn)的各種器件可構(gòu) 成各種功能單元，比如處理電路、接口電路、存儲空間等等。IC 22還包括用于進(jìn)行其各個功 能單元的測試的內(nèi)置自測試(BIST)電路。IC 22的各個BIST電路可包括邏輯BIST電路， 存儲器BIST電路，和模擬/混合信號BIST電路，以及其它。在所示的例子中，顯示器25和電壓電源/調(diào)節(jié)器50與電子系統(tǒng)20的IC 22耦 接。其它種類的測試設(shè)備(例如，頻率發(fā)生器)也可與IC22(并且通常與電子系統(tǒng)20)耦 接。代替使用外部頻率發(fā)生器，通過改變在IC 22上實現(xiàn)的時鐘分頻器和/或時鐘倍頻器 電路的設(shè)置，也可進(jìn)行需要改變時鐘頻率的測試。電子系統(tǒng)20被配置成允許使其各個組件(包括IC 22)離線以進(jìn)行測試。當(dāng)組件 (或者組件的一部分；例如，組件的一個或多個功能塊)離線時進(jìn)行的測試的種類包括其中 電參數(shù)被連接的測試設(shè)備設(shè)置為預(yù)定值并進(jìn)行BIST的測試。例如，為了測試包括許多PM0S 器件的電路，可用可由電壓電源/調(diào)節(jié)器50設(shè)置的不同的n-阱電壓值重復(fù)執(zhí)行BIST。在 另一個例子中，可用包括許多NM0S器件的測試電路的不同基板電壓值重復(fù)執(zhí)行BIST。
涉及其它電參數(shù)的變化的測試也是可能和預(yù)期的。各種電參數(shù)可包括電源電壓、 時鐘頻率、和能夠被測試并且可能影響電子系統(tǒng)20的工作的任意其它電參數(shù)?？蓪υS多電 氣值重復(fù)這種測試。每個測試的結(jié)果可被用于確定IC 22的各種特性，能夠預(yù)測可能的失 效時間。從這種測試收集的信息也可被用于確定可對電子系統(tǒng)的組件(比如IC22)做出的 電參數(shù)調(diào)整，以延長其工作壽命。圖2是圖解說明測試集成電路的方法的一個實施例的處理流程的示圖。在所示的 實施例中，方法200目的在于測試具有多個PM0S器件的存儲電路。所述方法從電壓電源/ 調(diào)節(jié)器的設(shè)置開始，以為PM0S器件提供預(yù)定的n-阱電壓值(205)。在設(shè)定n阱電壓值之 后，進(jìn)行存儲器BIST(MBIST)(210)。根據(jù)MBIST的進(jìn)行，確定存儲器的壞比特(或者比特 位置)，如果存在的話(215)。隨后記錄通過MBIST確定為壞的任何比特位置(220)。在完 成該循環(huán)之后，確定是否完成了所有的MBIST(221)。如果要進(jìn)行另一個MBIST(221，No)，那 么方法返回205，把n-阱偏壓設(shè)為新的值，隨后重復(fù)該循環(huán)?？蓪υS多不同的n-阱電壓值 重復(fù)該循環(huán)。如果完成了所有的MBIST(221，Yes)，那么設(shè)置工作用n-阱偏壓值(225)?？?根據(jù)MBIST失效率，以及通過MBIST的n-阱偏壓值的范圍(即，合格范圍)設(shè)置n_阱偏壓 值。在每個循環(huán)內(nèi)，記錄和保存比特失效的數(shù)目和合格范圍。該信息可以顯示未來失 效的潛在可能性。該信息還可指示可對n-阱電壓做出的可能調(diào)整，以延長IC 22的工作壽 命。下面的表1是可如何使用根據(jù)圖2的方法收集的信息的例子。關(guān)于許多不同的n
阱電壓值列出所述信息，所述信息預(yù)測未來不同時間的比特失效的數(shù)目
Vn-weii 變化0年2年4年6年8年-20%00000-10%00000000000+10%00001+20%00012+30%00125+40%01257+50%025710表 1
表1中，給出的例證信息與在不同時間，即，在發(fā)貨時(0年)，發(fā)貨后2年，發(fā)貨后 4年等進(jìn)行BIST期間觀察到的失效率對應(yīng)。例如，該例子表明在比標(biāo)稱值高50%的n-阱 電壓下，就IC的工作來說，在2年時發(fā)生2比特失效，這表示出與當(dāng)在比標(biāo)稱n-阱電壓高 40%的n-阱電壓下工作時，2年時發(fā)生的單一失效相比，用BIST觀察到的更高失效率。利用表1舉例說明的信息，能夠預(yù)測從最初裝運集成電路的時間開始，當(dāng)在標(biāo)稱 條件下(即，在n-阱電壓的變化為0的條件下)工作時，大約10年時發(fā)生失效。根據(jù)預(yù)測 的標(biāo)稱工作條件下10年時的失效，可以安排在預(yù)測的失效之前的某一時間對系統(tǒng)進(jìn)行維 護(hù)。另一方面(或者另外)，根據(jù)每兩年大約損失大約10%的工作余量的模式(假定所有 其它余量都是可接受的)，可以調(diào)整對其進(jìn)行測試的電參數(shù)(這種情況下，n-阱電壓)，以 便在變化-10 %的狀況下工作(再工作2年)或者在變化-20 %的狀況下工作(再工作4 年)，以延長零件的壽命。表1舉例說明的信息的另一種使用可導(dǎo)致一個或多個冗余功能塊的應(yīng)用。例如， 在集成電路上實現(xiàn)的許多存儲器陣列伴隨有冗余存儲器陣列，以免另一個(主)存儲器陣 列失效。從而，根據(jù)在不同時間點的測試結(jié)果，在發(fā)生失效的情況下或者在工作余量表現(xiàn)出 顯著降低的情況下，可以使用冗余陣列中的位置代替其在主陣列中的對應(yīng)位置。如果需要 的話，可以進(jìn)行熔絲修復(fù)，以用冗余存儲器位置替代失效存儲器位置。另一方面，存儲器的 失效的或者顯著降低工作余量(這會導(dǎo)致軟故障)的部分可被標(biāo)記為有故障，導(dǎo)致這些區(qū) 域不被使用。圖3是圖解說明測試集成電路的方法的另一個實施例的處理流程的示圖。更具體 地說，圖3圖解說明在圖2中描述的方法的一般形式。方法300從IC或者IC內(nèi)的特定功能塊的電參數(shù)的設(shè)置開始(305)。所述電參數(shù) 可以是如上所述的n-阱電壓，基板電壓，電源電壓，時鐘頻率，或者能夠被調(diào)整的任何其它 電參數(shù)。所述方法隨后對IC或其特定功能塊進(jìn)行診斷測試(310)。在一些實施例中，測試 可包含進(jìn)行BIST。根據(jù)IC或其特定功能塊內(nèi)的電路的種類，BIST可以是邏輯BIST(LBIST)， 存儲器BIST (MBIST)，或者模擬/混合信號BIST (AMBIST)。利用外部裝置而不是BIST的測 試也是可能和預(yù)料之中的。作為進(jìn)行診斷測試的結(jié)果，進(jìn)行失效(如果有的話)的確定(315)。隨后記錄 (320)和保存這些失效供未來使用。失效的記錄還包括組織測試失效數(shù)據(jù)，以便獲得附加信 息(例如，表1中所示的排列，它能夠?qū)崿F(xiàn)未來失效的預(yù)測)。如果所述方法沒有完成所有 測試(321，No)，那么所述方法返回起點，設(shè)置電參數(shù)并重復(fù)該處理。如果完成了所有測試 (321，Yes)，那么該方法隨后設(shè)置工作電參數(shù)(325)。可根據(jù)BIST失效率以及通過BIST的 參數(shù)值的范圍(合格范圍)，設(shè)置參數(shù)。圖4是圖解說明測試IC的一個實施例的流程圖。該方法從在另外的操作系統(tǒng)中 使IC (或者IC的至少一部分，例如，其中的功能塊，比如存儲器，邏輯電路，和/或模擬/混 合電路)離線開始(405)。步驟410、415和420與上面關(guān)于圖2和圖3討論的那些步驟相 似。在完成步驟4010-420的幾次循環(huán)之后，方法400隨后確定對其進(jìn)行測試的每個電參數(shù) 值的失效率(430)。如前所述，電參數(shù)值可包括n-阱電壓，基板電壓等等。根據(jù)每個電參 數(shù)值的失效率，可以預(yù)測未來的失效和/或可以調(diào)整IC的后續(xù)工作的參數(shù)(435)?？筛鶕?jù)BIST失效率，預(yù)定的最佳工作條件，或者這兩者預(yù)測未來的失效。最佳工作條件可以由各種 值，比如工作頻率，電壓余量，功率使用率等等定義。 盡管參考具體實施例說明了本發(fā)明，不過顯然實施例是對本發(fā)明的舉例說明，本 發(fā)明并不局限于此。對所述實施例的任意變化、修改、增加和改進(jìn)都是可能的。這些變化、 修改、增加和改進(jìn)都在由下述權(quán)利要求限定的本發(fā)明的范圍之內(nèi)。
權(quán)利要求
一種測試在電子系統(tǒng)中實現(xiàn)的集成電路的方法，所述方法包括使集成電路的一個或多個功能塊進(jìn)入離線狀態(tài)；把集成電路的一個或多個功能塊的電參數(shù)設(shè)置為多個預(yù)定值中的第一值；進(jìn)行集成電路的一個或多個功能塊的內(nèi)置自測試(BIST)；記錄在進(jìn)行BIST時發(fā)生的任何失效；對電參數(shù)的多個預(yù)定值中的每個剩余值，重復(fù)上述設(shè)置步驟、進(jìn)行步驟和記錄步驟；和確定關(guān)于每個預(yù)定值的BIST的失效率和合格范圍。
2.按照權(quán)利要求1所述的方法，其中集成電路包括一個或多個PM0S(p溝道金屬氧化物 半導(dǎo)體)器件，其中電參數(shù)是n-阱電壓。
3.按照權(quán)利要求1所述的方法，其中集成電路包括一個或多個NM0S(n溝道M0S)器件， 其中電參數(shù)是基板電壓。
4.按照權(quán)利要求1所述的方法，還包括根據(jù)BIST的失效率，預(yù)測集成電路的一個或多 個功能塊失效的時間點。
5.按照權(quán)利要求1所述的方法，還包括確定在測試之后、集成電路的一個或多個功能 塊用以工作的電參數(shù)的新值。
6.按照權(quán)利要求1所述的方法，其中BIST是存儲器BIST，其中集成電路包括存儲器。
7.按照權(quán)利要求1所述的方法，其中集成電路包括邏輯電路，其中BIST是邏輯BIST。
8.按照權(quán)利要求1所述的方法，其中電參數(shù)是集成電路用以工作的時鐘頻率，其中電 參數(shù)的多個預(yù)定值包括多個不同的時鐘頻率。
9.按照權(quán)利要求8所述的方法，還包括使頻率發(fā)生器與集成電路耦接，其中多個不同 的時鐘頻率由頻率發(fā)生器提供。
10.按照權(quán)利要求8所述的方法，其中產(chǎn)生多個不同的時鐘頻率中的每一個包括改變 時鐘分頻器和時鐘倍頻器中的一個或多個的設(shè)置。
11.一種測試在電子系統(tǒng)中實現(xiàn)的集成電路的方法，所述方法包括使集成電路的一個或多個功能塊進(jìn)入離線狀態(tài)，其中集成電路的一個或多個功能塊包 括一個或多個PMOS (p溝道金屬氧化物半導(dǎo)體)器件；把一個或多個PM0S器件的n-阱電壓設(shè)置為多個預(yù)定值中的第一值； 對集成電路的一個或多個功能塊進(jìn)行內(nèi)置自測試(BIST)； 記錄在進(jìn)行BIST時發(fā)生的任何失效；對n-阱電壓的多個預(yù)定值中的每個剩余值，重復(fù)上述設(shè)置步驟、進(jìn)行步驟和記錄步 驟；和確定關(guān)于所述多個預(yù)定值中每個預(yù)定值的BIST的失效率和合格范圍。
12.按照權(quán)利要求11所述的方法，還包括根據(jù)失效率，確定在測試之后、集成電路的一 個或多個功能塊將用以工作的n-阱電壓的多個預(yù)定值。
13.按照權(quán)利要求11所述的方法，還包括根據(jù)失效率，預(yù)測集成電路的一個或多個功 能塊的失效時間點。
14.按照權(quán)利要求11所述的方法，其中集成電路包括存儲器，其中BIST是存儲器 BIST。
15.按照權(quán)利要求11所述的方法，其中集成電路包括邏輯電路，其中BIST是邏輯BIST。
16.一種測試在電子系統(tǒng)中實現(xiàn)的集成電路的方法，所述方法包括使集成電路的一個或多個功能塊進(jìn)入離線狀態(tài)，其中集成電路的一個或多個功能塊包 括一個或多個NMOS (n溝道金屬氧化物半導(dǎo)體)器件；把一個或多個NM0S器件的基板電壓設(shè)置為多個預(yù)定值中的第一值； 對集成電路的一個或多個功能塊進(jìn)行內(nèi)置自測試(BIST)； 記錄在進(jìn)行BIST時發(fā)生的任何失效；對基板電壓的多個預(yù)定值中的每個剩余值，重復(fù)上述設(shè)置步驟、進(jìn)行步驟和記錄步驟；和確定關(guān)于所述多個預(yù)定值中每個預(yù)定值的BIST的失效率和合格范圍。
17.按照權(quán)利要求16所述的方法，還包括根據(jù)失效率，確定在測試之后、集成電路將用 以工作的基板電壓的多個預(yù)定值。
18.按照權(quán)利要求16所述的方法，還包括根據(jù)失效率和預(yù)定的最佳工作條件，預(yù)測集 成電路的一個或多個功能塊的失效時間點。
19.按照權(quán)利要求16所述的方法，其中集成電路包括存儲器，其中BIST是存儲器 BIST。
20.按照權(quán)利要求16所述的方法，其中集成電路包括邏輯電路，其中BIST是邏輯 BIST。
全文摘要
一種測試在電子系統(tǒng)中實現(xiàn)的集成電路的方法。所述方法包括使在工作系統(tǒng)(例如，在計算機系統(tǒng))中實現(xiàn)的集成電路(或其一部分)進(jìn)入離線狀態(tài)。設(shè)置集成系統(tǒng)的電參數(shù)(例如，電壓，時鐘頻率等)，并進(jìn)行內(nèi)置自測試(BIST)。記錄在BIST期間的任何失效。隨后對電參數(shù)的多個預(yù)定值中的每個值重復(fù)所述測試，記錄發(fā)生的任何失效。一旦完成了測試，就確定每個預(yù)定值的失效率和合格范圍。
文檔編號G01R31/3187GK101981460SQ200880116334
公開日2011年2月23日 申請日期2008年9月24日 優(yōu)先權(quán)日2007年9月26日
發(fā)明者A·迪克西特, R·A·希爾德, S·R·博伊爾 申請人:甲骨文國際公司