專利名稱：高溫單片相位可編程直接數(shù)字頻率合成源的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種陣列相位感應(yīng)測井儀器，具體說，涉及一種高溫單片相 位可編程直接數(shù)字頻率合成源。
背景技術(shù)：
陣列相位感應(yīng)測井儀器的時(shí)鐘源是為陣列相位感應(yīng)儀器的接收機(jī)提供 時(shí)鐘的裝置。其功能主要是為陣列相位感應(yīng)儀器的接收機(jī)提供兩路同頻率時(shí) 鐘，其中時(shí)鐘頻率可變，并且兩路時(shí)鐘信號的相位差也可以調(diào)整。感應(yīng)儀器時(shí)鐘源現(xiàn)在通常做法有兩種，第一種做法，釆用多個(gè)不同頻率 的晶振，滿足各頻率點(diǎn)的要求，通過移相電路得到期望的相位差。第二種做法，采用DDS芯片產(chǎn)生各頻率點(diǎn)信號，通過移相電路得到期 望的相位差。直接數(shù)字式頻率合成(DDS, Direct Digital Synthesis )技術(shù)是 近年來隨著數(shù)字集成電路和計(jì)算機(jī)的發(fā)展而迅速發(fā)展起來的一種新的頻率 合成技術(shù)。DDS —般由相位累加器、波形存儲器、數(shù)模轉(zhuǎn)換器及低通濾波 器組成，其基本原理就是將波形數(shù)據(jù)先存儲起來，然后在頻率控制字M的 作用下，通過相位累加器從存儲器中讀出波形數(shù)據(jù)，最后經(jīng)過數(shù)/模轉(zhuǎn)換和 低通濾波后輸出頻率合成。這種頻率合成方法可以獲得高精度頻率和相位分 辨率、快速頻率轉(zhuǎn)換時(shí)間和低相位噪聲的頻率信號，而且結(jié)構(gòu)簡單集成度高。直接數(shù)字頻率合成技術(shù)采用全數(shù)字的方式實(shí)現(xiàn)頻率合成，與傳統(tǒng)的頻率 合成技術(shù)相比，具有以下特點(diǎn)(1) 頻率轉(zhuǎn)換快。直接數(shù)字頻率合成是一個(gè)開環(huán)系統(tǒng)，無反饋環(huán)節(jié)， 其頻率轉(zhuǎn)換時(shí)間主要由頻率控制字狀態(tài)改變所需的時(shí)間及各電路的延時(shí)時(shí)間所決定，轉(zhuǎn)換時(shí)間很短。(2) 頻率分辨率高、頻點(diǎn)數(shù)多。DDS輸出頻率的分辨率和頻點(diǎn)數(shù)隨累加器的位數(shù)的增長呈指數(shù)增長。分辨率高達(dá)pHz。(3) 相位連續(xù)。DDS在改變頻率時(shí)只需改變頻率控制字(即累加器累 加步長)，而不需改變原有的累加值，故改變頻率時(shí)相位是連續(xù)的。(4) 相位噪聲小。DDS的相位噪聲主要取決于參考源的相位噪聲。(5) 控制容易、穩(wěn)定可靠。高集成度、高速和高可靠性是FPGA/CPLD 最明顯的特點(diǎn)，其時(shí)鐘延遲可達(dá)納秒級，結(jié)合其并行工作方式，在超高速應(yīng) 用領(lǐng)域和實(shí)時(shí)測控方面有非常廣闊的應(yīng)用前景。在高可靠應(yīng)用領(lǐng)域，若設(shè)計(jì) 得當(dāng)，將不存在類似MCU復(fù)位不可靠和PC跑飛等問題。CPLD/FPGA的高 可靠性還表現(xiàn)在，幾乎可將整個(gè)系統(tǒng)集成于同 一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)， 從而大大縮小了體積，易于管理和屏蔽。綜上，采用FPGA來實(shí)現(xiàn)DDS有明顯的好處，再加上目前的主流FPGA 芯片都集成了 PLL鎖相技術(shù)，所以在同時(shí)需要使用DDS和PLL的應(yīng)用中使 用FPGA是不二之選。參照圖l所示，DDS本振電路包括DDS電路、PLL電路和分頻電路， 在基準(zhǔn)時(shí)鐘的控制學(xué)產(chǎn)生兩路本振信號(本振信號1和本振信號2 )。參照圖2所示，DDS的工作原理是以數(shù)控振蕩器的方式產(chǎn)生頻率、相 位可控制的正弦波。DDS電路一般包括基準(zhǔn)時(shí)鐘、頻率累加器、相位累加 器、幅度/相位轉(zhuǎn)換電路、D/A轉(zhuǎn)換器和低通濾波器(LPF)。頻率累加器對 輸入信號進(jìn)行累加運(yùn)算，產(chǎn)生頻率控制數(shù)據(jù)X (frequency data或相位步進(jìn) 量)。相位累加器由N位全加器和N位累加寄存器級聯(lián)而成，對代表頻率 的2進(jìn)制碼進(jìn)行累加運(yùn)算，是典型的反饋電路，產(chǎn)生累加結(jié)果Y。幅度/相 位轉(zhuǎn)換電路實(shí)質(zhì)上是一個(gè)量化波形存儲器，以供查表使用。讀出的數(shù)據(jù)送入 D/A轉(zhuǎn)換器和低通濾波器。具體工作過程如下每來一個(gè)時(shí)鐘脈沖Fclk， N 位加法器將頻率控制數(shù)據(jù)X與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相 加后的結(jié)果Y送至累加寄存器的輸入端。累加寄存器一方面將在上一時(shí)鐘 周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下 一時(shí)鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)X相加；另一方面將這個(gè)值作為取樣 地址值送入幅度/相位轉(zhuǎn)換電路(即圖2-14中的波形存儲器)，幅度/相位轉(zhuǎn) 換電路根據(jù)這個(gè)地址輸出相應(yīng)的波形數(shù)據(jù)。最后經(jīng)D/A轉(zhuǎn)換器和低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形。相位累加器在參考時(shí)鐘X作用下進(jìn)行累加，相位累加的步進(jìn)幅度由頻率 控制字M決定。設(shè)相位累加器為AM立(其累加值為《)，頻率控制字為M， 則每來一個(gè)時(shí)鐘作用后累加器的值為《+1=《+M,若《+1>2 則自動(dòng)溢 出，iV為累加器中的余數(shù)保留，參加下一次累加。將累加器輸出中的高 J^4〈A0位數(shù)據(jù)作為波形存儲器的地址，即丟掉了低位(iV-X)的地址(又稱 為相位截尾)，波形存儲器的輸出經(jīng)D/A轉(zhuǎn)換輸出和濾波后輸出。參照圖3所示，如果正弦波形定位到相位圓上的精度為AM立，則其分辨力為Xw，即以,對基本波形一周期的采樣數(shù)為2\如果相位累加時(shí)的步進(jìn)為M (頻率控制字)，則每個(gè)時(shí)鐘《使得相位累加器的值增加^^,即一般情況下為了提高波形相位精度7V取值較大，如果直接將iV作為波形 存儲器的地址，則要求采用的存儲器容量極大， 一般舍去7V的低位，只取iV 的高A位(如高16位)作為存儲器地址，使得相位的低位截?cái)?即相位截 尾)。當(dāng)相位值變化小于Kw時(shí)，幅值并不會發(fā)生變化，但輸出頻率的分辨力并不會降低，由于地址截?cái)喽鸬姆嫡`差，稱為截?cái)嗾`差?，F(xiàn)有技術(shù)中，采用多晶振的方法需要定制不同頻率點(diǎn)晶振，成本高，電 路結(jié)構(gòu)復(fù)雜；而采用DDS芯片產(chǎn)生可調(diào)頻率信號的方法，受到DDS芯片只 有工業(yè)級器件的限制，不能工作在井下的高溫環(huán)境中。而現(xiàn)有技術(shù)中的移相 方法，由于采用了移相電路， 一路移相電路只能產(chǎn)生一個(gè)固定的相位差，不 能滿足陣列相位感應(yīng)儀器對時(shí)鐘源信號的相位差可調(diào)的要求。在第一種情形 下，各頻率點(diǎn)的晶振需定制，移相電路只能產(chǎn)生固定的相位差。在第二種情 形下，DDS芯片均為工業(yè)級器件，不能滿足測井高溫環(huán)境的需求，移相電 路只能產(chǎn)生固定的相位差。發(fā)明內(nèi)容本發(fā)明所解決的技術(shù)問題是提供一種高溫單片相位可編程直接數(shù)字頻 率合成源，能夠生成兩路同頻率并且有相位差的輸出信號。技術(shù)方案如下高溫單片相位可編程直接數(shù)字頻率合成源，包括DDS電路，所述DDS 電路包括相位累加器、第一量化波形存儲器、第一 D/A轉(zhuǎn)換器、第一低通 濾波器，所述相位累加器將頻率數(shù)據(jù)進(jìn)行累加，將累加結(jié)果作為取樣地址送 到所述第一量化波形存儲器，所述第一量化波形存儲器根據(jù)所述取樣地址輸 出相應(yīng)的波形數(shù)據(jù)，經(jīng)D/A轉(zhuǎn)換器和低通濾波器將所述波形數(shù)據(jù)轉(zhuǎn)換成所 需要的第一本振輸出，還包括頻率控制字譯碼電路，根CPU的頻率控制碼生成頻率數(shù)據(jù)，并發(fā)送到 所述相位累加器；相位差控制字譯碼電路，根CPU的相位差生成相位步進(jìn)量，并發(fā)送；第一加法器，接收所述相位累加器的頻率累加結(jié)果，進(jìn)行加法運(yùn)算生成 取樣地址，將所述取樣地址發(fā)送到第一量化波形存儲器；第二加法器，接收所述相位差控制字譯碼電路的相位步進(jìn)量和所述相位 累加器的頻率累加結(jié)果，進(jìn)行加法運(yùn)算生成取樣地址，將所述取樣地址發(fā)送 到所述第二量化波形存儲器；第二量化波形存儲器，根據(jù)所述第二加法器生成的取樣地址生成相應(yīng)的 波形數(shù)據(jù)，發(fā)送到第二D/A轉(zhuǎn)換器；第二 D/A轉(zhuǎn)換器，將所述第二量化波形存儲器生成的波形數(shù)據(jù)進(jìn)行數(shù) 模轉(zhuǎn)換，將轉(zhuǎn)換結(jié)果發(fā)送到第二低通濾波器；第二低通濾波器，將所述第二 D/A轉(zhuǎn)換器生成的;^莫擬信號進(jìn)行低通濾 波，生成第二本振輸出。優(yōu)選的，所述第一加法器或者第二加法器為13位加法器。優(yōu)選的，所述第一量化波形存儲器或者第二量化波形存儲器為幅度/相 位轉(zhuǎn)換電路。該發(fā)明同時(shí)實(shí)現(xiàn)了陣列相位感應(yīng)儀器的時(shí)鐘源電路滿足高溫工作環(huán)境 和時(shí)鐘信號頻率可調(diào)的兩個(gè)要求，能夠生成兩路同頻率并且有相位差的輸出信號。與現(xiàn)有技術(shù)對比，該發(fā)明中的時(shí)鐘源電路適應(yīng)更加惡劣的工作環(huán)境； 省去了移相電路，很大程度地降低了時(shí)鐘源電路的規(guī)模，提高了電路的可靠 性；該發(fā)明設(shè)計(jì)的時(shí)鐘源實(shí)現(xiàn)了輸出信號的相位差從0- 180度連續(xù)可調(diào)， 步進(jìn)0.2度，極大地提高了陣列相位感應(yīng)儀器時(shí)鐘源的靈活性。附困說明

圖1是現(xiàn)有技術(shù)中DDS本振電路系統(tǒng)功能結(jié)構(gòu)示意圖；圖2是DDS的結(jié)構(gòu)原理圖；圖3是數(shù)字相位圓示意圖；圖4是本發(fā)明中DDS系統(tǒng)結(jié)構(gòu)原理圖；圖5是本發(fā)明中相位累加器的基本結(jié)構(gòu)示意圖；圖6是本發(fā)明優(yōu)選實(shí)施例中40-bit的累加框圖；圖7是本發(fā)明優(yōu)選實(shí)施例中DDS的結(jié)構(gòu)示意圖；圖8是本發(fā)明優(yōu)選實(shí)施例中本振信號幅度調(diào)整模塊的結(jié)構(gòu)示意圖。
具體實(shí)施方式
本發(fā)明采用擴(kuò)展工業(yè)級FPGA芯片和D/A芯片，根據(jù)DDS的工作原理 設(shè)計(jì)雙DDS結(jié)構(gòu)的時(shí)鐘源，通過調(diào)整兩個(gè)DDS電3各讀取正弦查找表的初始 相位來調(diào)整兩路輸出時(shí)鐘的相位差。本發(fā)明可以滿足測井電路工作在高溫環(huán) 境的要求，輸出的兩路時(shí)鐘信號的相位差也可以任意調(diào)整，完全可以滿足陣 列相位感應(yīng)儀器對時(shí)鐘源的要求。本發(fā)明中采用ALTERA公司的FPGA芯片CYCLONE EP1C6T14417, 外置的ALTERA公司的FLASH芯片(EPSC1 )。采用DAC (AD5447YRU) 來實(shí)現(xiàn)DDS芯片的功能，累加速度為40MHz,相位累加器的位數(shù)為40-bit, 截取高11-bit作為RAM查找表的地址，波形數(shù)據(jù)存儲深度為2K*12bit，DAC 精度為12-bit。在本發(fā)明的DDS的設(shè)計(jì)中，在DDS原理的基礎(chǔ)上添加了頻率控制字譯 碼電路和相位差控制字譯碼電路，由此可以生成兩路同頻率但具有相位差的 頻率控制字，使用這兩路頻率控制字分別查正弦表，再分別進(jìn)行數(shù)模轉(zhuǎn)換和 濾波，則得到兩路同頻率且具有相位差的正弦信號。參照圖4所示，本發(fā)明的DDS電路包括相位累加器、第一量化波形存 儲器(采用正弦波形存儲器)、第一 D/A轉(zhuǎn)換器、第一低通濾波器、頻率 控制字譯碼電路、相位差控制字譯碼電路、第二加法器(采用13位加法器)、 第一加法器(采用13位加法器)、第二量化波形存儲器(采用正弦波形存 儲器)、第二D/A轉(zhuǎn)換器、第二低通濾波器。頻率控制字譯碼電路根據(jù)CPU的頻率控制碼生成頻率數(shù)據(jù)，取高13位 作為頻率控制字發(fā)送到相位累加器；相位差控制字譯碼電路，根CPU的相 位差生成相位步進(jìn)量，發(fā)送到第二加法器(采用13位加法器)。相位累加器將頻率數(shù)據(jù)進(jìn)行累加，將累加結(jié)果作為取樣地址分別送到第 一加法器(采用13位加法器)和第二加法器(采用13位加法器)。第一加 法器接收頻率控制字譯碼電路和相位累加器的頻率累加結(jié)果，進(jìn)行加法運(yùn)算 生成取樣地址，將取樣地址發(fā)送到第一量化波形存儲器。第二加法器接收相 位差控制字譯碼電路的相位步進(jìn)量和相位累加器的頻率累加結(jié)果，進(jìn)行加法 運(yùn)算生成取樣地址，將取樣地址發(fā)送到所述第二量化波形存儲器。第一量化波形存儲器(采用正弦波形存儲器)根據(jù)取樣地址查找正弦表， 合成二進(jìn)制的正弦信號，輸出相應(yīng)的波形數(shù)據(jù)，該波形數(shù)據(jù)經(jīng)第一 D/A轉(zhuǎn) 換器和第一低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成所需要的第一本振輸出。第二量化 波形存儲器根據(jù)第二加法器生成的取樣地址查找正弦表，合成二進(jìn)制的正弦 信號，輸出相應(yīng)的波形數(shù)據(jù)，該波形數(shù)據(jù)發(fā)送到第二D/A轉(zhuǎn)換器。第二D/A 轉(zhuǎn)換器將波形數(shù)據(jù)進(jìn)行數(shù)模轉(zhuǎn)換，將轉(zhuǎn)換結(jié)果發(fā)送到第二低通濾波器。第二 低通濾波器將第二 D/A轉(zhuǎn)換器生成的模擬信號進(jìn)行低通濾波，生成第二本 振輸出。相位累加器是DDS最基本的組成部分，用于實(shí)現(xiàn)相位的累加并存儲其 累加結(jié)果。若當(dāng)前相位累加器的值為1>經(jīng)過一個(gè)時(shí)鐘周期后變?yōu)镮]nw,則滿足<formula>formula see original document page 9</formula>。由此可見，L為一等差數(shù)列，不難得出I^nM+Zo 其中，Zo為相位累加器的初始相位值。參照圖5所示，相位累加器的基本結(jié)構(gòu)由一個(gè)N-bits加法器和一個(gè)N-bits 寄存器構(gòu)成，寄存器通常采用N個(gè)D觸發(fā)器來構(gòu)成。參照圖6所示，在發(fā)明中使用一個(gè)40-bit的行波進(jìn)位加法器作為相位累加器，它的輸出將反饋回來作為下一次的輸入。在每個(gè)時(shí)鐘周期只執(zhí)行一次 累加操作。由于系統(tǒng)有兩個(gè)通道及刻度的需要，設(shè)計(jì)時(shí)產(chǎn)生兩路相位差幅度比可調(diào) 的本振信號。參照圖7所示，其中一路DDS中，instil和inst7為初相控制模塊，通 過不同的相位控制字來使兩路本振信號產(chǎn)生不同的相位差；inst2為頻率模 塊，通過不同的頻率控制字來產(chǎn)生對應(yīng)各個(gè)頻率的模值；inst為累加器模塊， 累加速度為40MHz,位數(shù)為40-bit，截取高ll-bit作為ROM查找表的地址； instl為ROM模塊，存儲著歸一化的一個(gè)周期的正弦表，波形數(shù)據(jù)存儲深度 為2K*12bit, DAC精度為12-bit。參照圖8所示，本振調(diào)幅模塊通過inst5除法和inst28乘法模塊來調(diào)整 本振信號的幅度，通過inst36來將幅度經(jīng)過調(diào)整的信號調(diào)整為關(guān)于0V對稱 的信號。
權(quán)利要求
1. 一種高溫單片相位可編程直接數(shù)字頻率合成源，包括DDS電路，所述DDS電路包括相位累加器、第一量化波形存儲器、第一D/A轉(zhuǎn)換器、第一低通濾波器，所述相位累加器將頻率數(shù)據(jù)進(jìn)行累加，將累加結(jié)果作為取樣地址送到所述第一量化波形存儲器，所述第一量化波形存儲器根據(jù)所述取樣地址輸出相應(yīng)的波形數(shù)據(jù)，經(jīng)D/A轉(zhuǎn)換器和低通濾波器將所述波形數(shù)據(jù)轉(zhuǎn)換成所需要的第一本振輸出，其特征在于，還包括頻率控制字譯碼電路，根CPU的頻率控制碼生成頻率數(shù)據(jù)，并發(fā)送到所述相位累加器；相位差控制字譯碼電路，根CPU的相位差生成相位步進(jìn)量，并發(fā)送；第一加法器，接收所述相位累加器的頻率累加結(jié)果，進(jìn)行加法運(yùn)算生成取樣地址，將所述取樣地址發(fā)送到第一量化波形存儲器；第二加法器，接收所述相位差控制字譯碼電路的相位步進(jìn)量和所述相位累加器的頻率累加結(jié)果，進(jìn)行加法運(yùn)算生成取樣地址，將所述取樣地址發(fā)送到所述第二量化波形存儲器；第二量化波形存儲器，根據(jù)所述第二加法器生成的取樣地址生成相應(yīng)的波形數(shù)據(jù)，發(fā)送到第二D/A轉(zhuǎn)換器；第二D/A轉(zhuǎn)換器，將所述第二量化波形存儲器生成的波形數(shù)據(jù)進(jìn)行數(shù)模轉(zhuǎn)換，將轉(zhuǎn)換結(jié)果發(fā)送到第二低通濾波器；第二低通濾波器，將所述第二D/A轉(zhuǎn)換器生成的模擬信號進(jìn)行低通濾波，生成第二本振輸出。
2、 根據(jù)權(quán)利要求1所述的高溫單片相位可編程直接數(shù)字頻率合成源， 其特征在于，所述第一加法器或者第二加法器為13位加法器。
3、 根據(jù)權(quán)利要求1所述的高溫單片相位可編程直接數(shù)字頻率合成源， 其特征在于，所述第一量化波形存儲器或者第二量化波形存儲器為幅度/相 位轉(zhuǎn)換電路。
全文摘要
本發(fā)明公開了一種高溫單片相位可編程直接數(shù)字頻率合成源，相位累加器將頻率數(shù)據(jù)進(jìn)行累加，第一量化波形存儲器根據(jù)取樣地址輸出相應(yīng)的波形數(shù)據(jù)，將波形數(shù)據(jù)轉(zhuǎn)換成第一本振輸出；頻率控制字譯碼電路根據(jù)頻率控制碼生成頻率數(shù)據(jù)并發(fā)送到相位累加器；第一加法器接收相位累加器的頻率累加結(jié)果生成取樣地址，將取樣地址發(fā)送到第一量化波形存儲器；第二加法器接收相位步進(jìn)量和頻率累加結(jié)果，進(jìn)行加法運(yùn)算生成取樣地址，將取樣地址發(fā)送到第二量化波形存儲器；第二量化波形存儲器根據(jù)取樣地址生成相應(yīng)的波形數(shù)據(jù)，發(fā)送到第二D/A轉(zhuǎn)換器；第二D/A轉(zhuǎn)換器和第二低通濾波器將第二D/A轉(zhuǎn)換器生成的模擬信號進(jìn)行數(shù)模轉(zhuǎn)換和低通濾波，生成第二本振輸出。
文檔編號G01V3/18GK101276002SQ200710064789
公開日2008年10月1日 申請日期2007年3月26日 優(yōu)先權(quán)日2007年3月26日
發(fā)明者師奕兵, 瑞 張, 雷 張, 李焱駿 申請人:中國海洋石油總公司;中海油田服務(wù)股份有限公司