專利名稱：智能元件參數(shù)測(cè)試儀用數(shù)字相敏檢波器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電子元器件參數(shù)測(cè)試儀，尤其是一種帶有數(shù)字化相敏檢波器的測(cè)試儀中使用的數(shù)字化相敏檢波器，具體地說(shuō)是一種智能元件參數(shù)測(cè)試儀用數(shù)字相敏檢波器。
背景技術(shù)：
目前，電子元器件(L、C、R半導(dǎo)體分立元件及集成電路)是電子整機(jī)、設(shè)備和系統(tǒng)的基本的物質(zhì)基礎(chǔ)，它們的性能、質(zhì)量和可靠性直接影響電子裝備的優(yōu)劣，甚至起著決定性的作用。因此，電子元器件測(cè)量是一類最基本的、應(yīng)用最廣泛的電子測(cè)量技術(shù)。
元件參數(shù)測(cè)量?jī)x器的發(fā)展可以追溯到19世紀(jì)。1843年，惠斯頓利用橋式電路，實(shí)現(xiàn)了電阻的直流測(cè)量，被人們稱為惠斯頓電橋。20世紀(jì)60年代以前，能測(cè)電阻、電容和電感的四臂電橋、感應(yīng)耦合比例臂電橋等各類電橋發(fā)展迅速，并逐步形成了系統(tǒng)的電橋理論。但60年代以來(lái)發(fā)展不大，主要原因在于交流電橋要對(duì)幅值與相位兩個(gè)參數(shù)進(jìn)行反復(fù)平衡調(diào)節(jié)，操作繁瑣，測(cè)量時(shí)間長(zhǎng)，橋路中還采用許多昂貴的精密元件，制造困難等，因此，應(yīng)用受到了限制。
70年代初，出現(xiàn)了基本上采用集成電路的全自動(dòng)元件參數(shù)測(cè)試儀；到70年代中，由于大規(guī)模集成電路技術(shù)和微處理器的發(fā)展，出現(xiàn)了內(nèi)含微處理器的智能化元件參數(shù)測(cè)試儀。從70年代末至今，以實(shí)現(xiàn)寬量程、寬頻帶、多功能、多參量、高精度、高速度、自校準(zhǔn)、自診斷、液晶顯示、軟鍵控制為特征的智能化元件參數(shù)測(cè)試儀，已成為發(fā)展的主流，并已達(dá)到了一個(gè)新的高度。
智能化元件參數(shù)測(cè)試儀均采用基于相敏檢波器的矢量電流-電壓法測(cè)量原理。傳統(tǒng)的智能化元件參數(shù)測(cè)試儀原理框圖如圖1所示。
其原理為在被測(cè)元器件(DUT)上施加掃頻輸出的正弦波激勵(lì)信號(hào)，對(duì)被測(cè)件上的矢量電流和矢量電壓通過(guò)相敏檢波器進(jìn)行矢量分解，產(chǎn)生相應(yīng)的直流分量，再由ADC對(duì)各直流分量進(jìn)行采樣，由微處理器進(jìn)行分析處理和阻抗運(yùn)算。
由此可見(jiàn)，元件參數(shù)測(cè)量?jī)x器的核心部件是相敏檢波器，該相敏檢波器的設(shè)計(jì)帶寬、線性度、穩(wěn)定度和抗干擾性能都對(duì)系統(tǒng)的測(cè)量精度有著直接的影響。
傳統(tǒng)的元件參數(shù)測(cè)量?jī)x用相敏檢波技術(shù)有如下兩種(1)采用模擬乘法器采用模擬乘法器是相敏檢波器的常用方法。其原理為設(shè)被測(cè)信號(hào)為xc(t)＝Acos(ωt+)，由系統(tǒng)產(chǎn)生與被測(cè)信號(hào)同頻的兩路正交的正弦波信號(hào)作為參考信號(hào)，分別為xrI(t)＝cos(ωt)和xrQ(t)＝sin(ωt)，將xc(t)與正交參考信號(hào)xrI(t)和xrQ(t)分別進(jìn)行混頻運(yùn)算，然后通過(guò)低通濾波器，得到直流同相分量 和正交分量 ADC對(duì)其進(jìn)行采集，由MCU計(jì)算阻抗A=2I2+Q2]]>和相位＝-arctg(Q/I)，并由此計(jì)算出其他相關(guān)的元件參數(shù)。
由于完全采用模擬技術(shù)構(gòu)成相敏檢波器，電路復(fù)雜，并且具有如下固有的缺點(diǎn)a.模擬乘法器的線性度限制了測(cè)量信號(hào)的頻帶和信號(hào)幅度的大小，當(dāng)信號(hào)太大或太小時(shí)，模擬乘法器的非線性將嚴(yán)重影響測(cè)量精度；b.由相敏檢波器的原理可知，被測(cè)信號(hào)與參考信號(hào)中的相同頻率分量將對(duì)相敏檢波產(chǎn)生影響。當(dāng)參考信號(hào)取自激勵(lì)信號(hào)源時(shí)，信號(hào)源的諧波分量必然影響相敏檢波器的精度；c.參考信號(hào)與被測(cè)信號(hào)之間存在交調(diào)誤差d.兩路參考信號(hào)要求嚴(yán)格正交，事實(shí)上由模擬技術(shù)產(chǎn)生的參考信號(hào)不可能做到完全正交，其相位偏差亦將影響測(cè)量精度；e.模擬乘法器及其外部分立元件的特性都會(huì)隨著溫度變化而漂移，其溫度穩(wěn)定度和系統(tǒng)一致性、精度都難以做到很高。
(2)采用乘積型DAC許多現(xiàn)代元件參數(shù)測(cè)量?jī)x采用乘積型DAC代替模擬乘法器來(lái)實(shí)現(xiàn)相敏檢波器的功能。其具體原理如圖3所示。
基于乘積型DAC的相敏檢波器實(shí)際上是半數(shù)字化的相敏檢波器。通過(guò)改變參考信號(hào)的初始相位達(dá)到相敏檢波的目的。將四個(gè)坐標(biāo)軸(0°、90°、180°、270°)的正弦波參考信號(hào)存入ROM內(nèi)，通過(guò)變更ROM地址獲得任意一個(gè)坐標(biāo)軸的參考信號(hào)。該參考信號(hào)輸入到DAC的數(shù)據(jù)口，DAC的參考端接被測(cè)信號(hào)，則DAC的輸出信號(hào)為參考序列與被測(cè)信號(hào)的乘積，再通過(guò)低通濾波器獲得同相與正交的直流分量。
該方法有效的克服了模擬乘法器的線性度問(wèn)題。但由于乘積型DAC的帶寬有限，且其字長(zhǎng)一般在12位以下，故這類相敏檢波器的應(yīng)用范圍在100KHz以下，不適合于寬頻帶測(cè)量。

發(fā)明內(nèi)容
本發(fā)明的目的是針對(duì)現(xiàn)有的相敏檢波技術(shù)的不足，結(jié)合現(xiàn)代高速采樣技術(shù)和數(shù)字信號(hào)處理技術(shù)，提供一種內(nèi)嵌DSP的智能元件參數(shù)測(cè)試儀用數(shù)字相敏檢波器。
本發(fā)明的技術(shù)方案是一種智能元件參數(shù)測(cè)試儀用數(shù)字相敏檢波器，其特征是它由兩路抗混淆濾波器、兩路采樣/保持器、高速模數(shù)轉(zhuǎn)換器、數(shù)字相敏檢波算法模塊、時(shí)基發(fā)生器和現(xiàn)場(chǎng)可編程門(mén)陣列FPGA組成，兩路抗混淆濾波器的輸入分別通過(guò)智能元件參數(shù)測(cè)試儀中的兩路信號(hào)調(diào)理電路與被測(cè)元件的電壓、電流信號(hào)相連，兩路抗混淆濾波器的輸出分別與兩路采樣/保持器的信號(hào)輸入相連，兩路采樣/保持器的觸發(fā)輸入端均與時(shí)基發(fā)生器的輸出相連，兩路采樣/保持器的輸出均與高速模數(shù)轉(zhuǎn)換器信號(hào)輸入端相連，高速模數(shù)轉(zhuǎn)換器的數(shù)字信號(hào)輸出以串行或并行方式與數(shù)字相敏檢波算法模塊的相應(yīng)信號(hào)數(shù)據(jù)端相連，或者，高速模數(shù)轉(zhuǎn)換器的數(shù)字信號(hào)輸出通過(guò)現(xiàn)場(chǎng)可編程門(mén)陣列FPGA與數(shù)字相敏檢波算法模塊的相應(yīng)數(shù)據(jù)端相連，或者，高速模數(shù)轉(zhuǎn)換器的數(shù)字信號(hào)輸出通過(guò)緩沖存儲(chǔ)器與數(shù)字相敏檢波算法模塊的相應(yīng)數(shù)據(jù)端相連，現(xiàn)場(chǎng)可編程門(mén)陣列FPGA的時(shí)基控制端與時(shí)基發(fā)生器的控制端相連，現(xiàn)場(chǎng)可編程門(mén)陣列FPGA的A/D控制端和數(shù)據(jù)線與高速模數(shù)轉(zhuǎn)換器的對(duì)應(yīng)控制端和數(shù)據(jù)線相連，現(xiàn)場(chǎng)可編程門(mén)陣列FPGA中的對(duì)應(yīng)數(shù)字相敏檢波算法模塊的輸入輸出端與數(shù)字相敏檢波算法模塊的數(shù)據(jù)總線和地址總線相連，數(shù)字相敏檢波算法模塊的輸出與智能元件參數(shù)測(cè)試儀中的主控制器相連。
所述的兩路抗混淆濾波器的線路結(jié)構(gòu)相同，一路用于電壓通道信號(hào)的濾波，另一路用于電流通道信號(hào)的濾波，一路由運(yùn)放U28、U29、電阻R93、R95、R97、R99、電容C32-35，C111，C112，C115，C117組成的四階低通濾波電路，其輸入從電阻R93一端引出，通過(guò)信號(hào)調(diào)理電路接被測(cè)元件的電壓信號(hào)，其輸出從運(yùn)放U29的輸出端引出通過(guò)電平轉(zhuǎn)移電路接高速模數(shù)轉(zhuǎn)換器的集成電路U3的采樣保持信號(hào)輸入端；另一路由運(yùn)放U30、U31、電阻R94、R96、R98、R100、電容C36-39，C113，C114，C116，C118組成的四階低通濾波電路，其輸入從電阻R94一端引出，通過(guò)信號(hào)調(diào)理電路接被測(cè)元件的矢量電流，其輸出從運(yùn)放U31的輸出端引出通過(guò)電平轉(zhuǎn)移電路接高速模數(shù)轉(zhuǎn)換器的集成電路U3的采樣保持信號(hào)輸入端。
所述的兩路采樣/保持器和高速模數(shù)轉(zhuǎn)換器可采用一個(gè)帶雙路采樣/保持器的高速模數(shù)轉(zhuǎn)換集成電路U3來(lái)實(shí)現(xiàn)，U3的采樣/保持信號(hào)輸入端46腳作為采樣/保持信號(hào)的輸入端經(jīng)電平轉(zhuǎn)移電路與智能元件參數(shù)測(cè)試儀中抗混淆濾波器的輸出相連，電平轉(zhuǎn)換電路是用來(lái)實(shí)現(xiàn)抗混淆濾波器的輸出信號(hào)與高速模數(shù)轉(zhuǎn)換集成電路U3的電平匹配，電平轉(zhuǎn)換電路為二路，一路由運(yùn)放U2，電阻R2，R5，R6，R10，R12，R14，電容C5，C6，C10，C17，C18，二極管CR3，CR4構(gòu)成，電平轉(zhuǎn)換電路的輸出從運(yùn)放U2的輸出端引出通過(guò)電阻R14接高速模數(shù)轉(zhuǎn)換器中集成電路U3的內(nèi)部采樣/保持器的信號(hào)輸入端46腳，電平轉(zhuǎn)換電路的輸入從運(yùn)放U2的反相輸入端引出，接抗混淆濾波器的輸出即運(yùn)放U29的輸出端，另一路由運(yùn)放U1，電阻R1，R3，R4，R9，R11，R13，電容C1，C3，C8，C15，C16，二極管CR1，CR2構(gòu)成，電平轉(zhuǎn)換電路的輸出從運(yùn)放U1的輸出端引出通過(guò)電阻R13接高速模數(shù)轉(zhuǎn)換器中集成電路U3的內(nèi)部采樣/保持器的信號(hào)輸入端39腳，電平轉(zhuǎn)換電路的輸入從運(yùn)放U1的反相輸入端引出，接抗混淆濾波器的輸出即運(yùn)放U31的輸出端；高速模數(shù)轉(zhuǎn)換集成電路U3的采樣啟動(dòng)輸入端35腳作為采樣保持器的觸發(fā)輸入端接高速比較器，高速模數(shù)轉(zhuǎn)換集成電路U3的數(shù)字輸出端21-24腳作為模數(shù)轉(zhuǎn)換器的數(shù)字輸出接智能元件參數(shù)測(cè)試儀中采樣控制器的信號(hào)輸入，高速模數(shù)轉(zhuǎn)換集成電路U3的控制端29、30、31、5腳作為模數(shù)轉(zhuǎn)換器的控制端亦接上述采樣控制器的對(duì)應(yīng)控制端。
所述的時(shí)基發(fā)生器可采用帶內(nèi)部高速比較器的直接數(shù)字頻率合成集成電路U18來(lái)實(shí)現(xiàn)，U18的時(shí)鐘輸出端36腳接高速模數(shù)轉(zhuǎn)換集成電路U3的采樣啟動(dòng)輸入端35腳，它作為兩路采樣/保持器的觸發(fā)輸入端，U18的時(shí)基控制輸入端17、19-22，71腳接現(xiàn)場(chǎng)可編程門(mén)陣列FPGA。
所述的現(xiàn)場(chǎng)可編程門(mén)陣列FPGA可采用現(xiàn)場(chǎng)可編程門(mén)陣列集成電路U19來(lái)實(shí)現(xiàn)，U19的時(shí)基控制輸出端43-49腳與時(shí)基發(fā)生器U18的時(shí)基控制輸入端17，19-22，71腳相連，U19的A/D控制端137、138、140、141腳接高速模數(shù)轉(zhuǎn)換集成電路U3的控制端29、30、31、5腳，U19的數(shù)字信號(hào)輸入端12、13、114、116腳與高速模數(shù)轉(zhuǎn)換器的數(shù)字輸出端即U3的21-24腳雙向連接，U19的DSP總線接口端109-115，117-121，130-132腳接數(shù)字相敏檢波算法模塊。
所述的數(shù)字相敏檢波算法模塊可采用數(shù)字信號(hào)處理集成電路U6來(lái)實(shí)現(xiàn)，U6的數(shù)據(jù)總線99-104，113，114腳和地址總線7-11腳與現(xiàn)場(chǎng)可編程門(mén)陣列集成電路U19的DSP總線接口端109-115，117-121，130-132腳對(duì)應(yīng)相連，U6的信號(hào)輸出端58、69、81、95、120、124、135、6、62、13、17、18、129、127、39、46、92腳與智能元件參數(shù)測(cè)試儀中的主控制器的對(duì)應(yīng)端相連。
程序存儲(chǔ)器U7和隨機(jī)存儲(chǔ)器U17作為數(shù)字信號(hào)處理集成電路U6的外圍電路構(gòu)成完整的系統(tǒng)。若采用高速模數(shù)轉(zhuǎn)換集成電路U3與數(shù)字相敏檢波算法模塊以串行或并行方式直接相連的話，前者只需將高速模數(shù)轉(zhuǎn)換集成電路U3的串行數(shù)字信號(hào)輸出端21-24腳與數(shù)字信號(hào)處理集成電路U6的串行輸入端相連即可，后者只需將U3的并行數(shù)字信號(hào)輸出端9-17，21-28腳與U6的對(duì)應(yīng)外部總線相連即可。為了提高數(shù)字相敏檢波器整機(jī)的工作效率和其系統(tǒng)吞吐率，可將高速模數(shù)轉(zhuǎn)換集成電路U3的數(shù)字信號(hào)輸出通過(guò)緩沖存儲(chǔ)器再與數(shù)字信號(hào)處理集成電路U6相連，這樣可使采樣與信號(hào)處理并行工作，緩沖存儲(chǔ)器如圖12所示。該緩沖存儲(chǔ)器可采用先進(jìn)先出存貯集成塊U1′、U2′(型號(hào)可為CY7C4241)，U1′的數(shù)字輸入端1、2、27-32腳和U2′的數(shù)字輸入端1、2、27-32腳與高速模數(shù)轉(zhuǎn)換集成電路U3的并行數(shù)字輸出端9-16和21-28腳相連，U1′、U2′的狀態(tài)標(biāo)志端10、11、3、4腳分別通過(guò)或門(mén)U8A、U8B、U8C、U8D接現(xiàn)場(chǎng)可編程門(mén)陣列集成電路U19的貯存器控制端8-10、144腳，U1′、U2′的控制輸入端23、25、9、6、7腳直接與U19的控制輸出端14、143、142、135、133腳相連，U1′、U2′的控制數(shù)字信號(hào)輸出端12-19腳與數(shù)字信號(hào)處理集成電路U6的外部總線相連。緩沖存儲(chǔ)器的構(gòu)成有多種類似方式，如采用雙口存儲(chǔ)器方式、兩級(jí)存儲(chǔ)器方式等。
本發(fā)明的有益效果本發(fā)明采用將被測(cè)矢量電流信號(hào)與矢量電壓信號(hào)同步高速采樣到DSP中，由DSP實(shí)現(xiàn)相敏檢波算法進(jìn)行高精度處理。由于采用高速直接同步采樣，不需外部模擬乘法器和乘積型DAC進(jìn)行模擬或半數(shù)字混頻，同時(shí)也不需產(chǎn)生正交正弦波參考信號(hào)，電路大大簡(jiǎn)化；通過(guò)采用數(shù)字技術(shù)進(jìn)行處理，系統(tǒng)的一致性和抗干擾性能都得到了很大程度的提高。由于中間環(huán)節(jié)的簡(jiǎn)化，系統(tǒng)信噪比也得到改善。數(shù)字化設(shè)計(jì)同時(shí)有利于元件參數(shù)測(cè)量?jī)x整機(jī)生產(chǎn)調(diào)試。另外，采用高速采樣和算法實(shí)現(xiàn)相敏檢波，完全克服了模擬乘法器的非線性缺點(diǎn)和乘積型DAC的帶寬限制，使元件參數(shù)測(cè)量的精度和帶寬都得到了提高。


圖1是本發(fā)明背景技術(shù)所述的基于相敏檢波器的電子元器件參數(shù)測(cè)量原理框圖。
圖2是現(xiàn)有技術(shù)中使用的模擬相敏檢波器的原理圖。
圖3是現(xiàn)有技術(shù)中使用的基于乘積型的數(shù)字相敏檢波器的原理圖。
圖4是本發(fā)明的結(jié)構(gòu)框圖之一。
圖5是本發(fā)明的結(jié)構(gòu)框圖之二。
圖6是本發(fā)明的兩路抗混淆濾波器的電原理圖。
圖7是本發(fā)明的高速模數(shù)轉(zhuǎn)換器的電原理圖。
圖8是本發(fā)明的時(shí)基發(fā)生器的電原理圖。
圖9是本發(fā)明的現(xiàn)場(chǎng)可編程門(mén)陣列FPGA的電原理圖。
圖10是本發(fā)明的數(shù)字相敏檢波算法模塊的電原理圖。
圖11是本發(fā)明的數(shù)字信號(hào)處理集成電路U6的外圍存儲(chǔ)器的電原理圖。
圖12是本發(fā)明的緩沖存儲(chǔ)器的電原理圖。
圖13是本發(fā)明的數(shù)字相敏檢波測(cè)量原理框圖。
具體實(shí)施例方式
下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步的說(shuō)明。
如圖4～13所示。
一種智能元件參數(shù)測(cè)試儀用數(shù)字相敏檢波器，它由兩路參數(shù)完全相同的抗混淆濾波器1、兩路采樣/保持器2、高速模數(shù)轉(zhuǎn)換器3、數(shù)字相敏檢波算法模塊4、時(shí)基發(fā)生器5和現(xiàn)場(chǎng)可編程門(mén)陣列FPGA6組成，如圖4所示，兩路抗混淆濾波器1的輸入分別通過(guò)智能元件參數(shù)測(cè)試儀中的兩路信號(hào)調(diào)理電路7與被測(cè)元件的電壓、電流信號(hào)相連，其中信號(hào)調(diào)理電路7為常規(guī)調(diào)理電路，用于實(shí)現(xiàn)被測(cè)信號(hào)的濾波、衰減和放大，兩路抗混淆濾波器1的輸出分別與兩路采樣/保持器2的信號(hào)輸入相連，兩路采樣/保持器2的觸發(fā)輸入端均與時(shí)基發(fā)生器5的輸出相連，兩路采樣/保持器3的輸出均與高速模數(shù)轉(zhuǎn)換器3信號(hào)輸入端相連，高速模數(shù)轉(zhuǎn)換器3的數(shù)字信號(hào)輸出以串行或并行方式與數(shù)字相敏檢波算法模塊4的相應(yīng)信號(hào)數(shù)據(jù)端相連，或者，高速模數(shù)轉(zhuǎn)換器3的數(shù)字信號(hào)輸出通過(guò)現(xiàn)場(chǎng)可編程門(mén)陣列FPGA6與數(shù)字相敏檢波算法模塊4的相應(yīng)數(shù)據(jù)端相連，或者，高速模數(shù)轉(zhuǎn)換器3的數(shù)字信號(hào)輸出通過(guò)緩沖存儲(chǔ)器8與數(shù)字相敏檢波算法模塊4的相應(yīng)數(shù)據(jù)端相連(如圖5所示)，現(xiàn)場(chǎng)可編程門(mén)陣列FPGA6的時(shí)基控制端與時(shí)基發(fā)生器5的控制端相連，現(xiàn)場(chǎng)可編程門(mén)陣列FPGA6的A/D控制端和數(shù)據(jù)線與高速模數(shù)轉(zhuǎn)換器3的對(duì)應(yīng)控制端和數(shù)據(jù)線相連，現(xiàn)場(chǎng)可編程門(mén)陣列FPGA6中的對(duì)應(yīng)數(shù)字相敏檢波算法模塊4的輸入輸出端與數(shù)字相敏檢波算法模塊的數(shù)據(jù)總線和地址總線相連，數(shù)字相敏檢波算法模塊4的輸出與智能元件參數(shù)測(cè)試儀中的主控制器相連。
所述的兩路抗混淆濾波器1(如圖6)的線路結(jié)構(gòu)相同，一路用于電壓通道信號(hào)的濾波，另一路用于電流通道信號(hào)的濾波，一路由運(yùn)放U28、U29、電阻R93、R95、R97、R99、電容C32-35，C111，C112，C115，C117組成的四階低通濾波電路，其輸入從電阻R93一端引出，通過(guò)信號(hào)調(diào)理電路接被測(cè)元件的電壓信號(hào)，其輸出從運(yùn)放U29的輸出端引出通過(guò)電平轉(zhuǎn)移電路接高速模數(shù)轉(zhuǎn)換器的集成電路U3的采樣保持信號(hào)輸入端；另一路由運(yùn)放U30、U31、電阻R94、R96、R98、R100、電容C36-39，C113，C114，C116，C118組成的四階低通濾波電路，其輸入從電阻R94一端引出，通過(guò)信號(hào)調(diào)理電路接被測(cè)元件的矢量電流，其輸出從運(yùn)放U31的輸出端引出通過(guò)電平轉(zhuǎn)移電路接高速模數(shù)轉(zhuǎn)換器的集成電路U3的采樣保持信號(hào)輸入端。
所述的兩路采樣/保持器2和高速模數(shù)轉(zhuǎn)換器3可采用一個(gè)帶雙路采樣/保持器的高速模數(shù)轉(zhuǎn)換集成電路U3來(lái)實(shí)現(xiàn)(如圖7所示)，U3的采樣/保持信號(hào)輸入端46腳作為采樣/保持信號(hào)的輸入端經(jīng)電平轉(zhuǎn)移電路與智能元件參數(shù)測(cè)試儀中抗混淆濾波器的輸出相連，電平轉(zhuǎn)換電路是用來(lái)實(shí)現(xiàn)抗混淆濾波器的輸出信號(hào)與高速模數(shù)轉(zhuǎn)換集成電路U3的電平匹配，電平轉(zhuǎn)換電路為二路，一路由運(yùn)放U2，電阻R2，R5，R6，R10，R12，R14，電容C5，C6，C10，C17，C18，二極管CR3，CR4構(gòu)成，電平轉(zhuǎn)換電路的輸出從運(yùn)放U2的輸出端引出通過(guò)電阻R14接高速模數(shù)轉(zhuǎn)換器3中集成電路U3的內(nèi)部采樣/保持器的信號(hào)輸入端46腳，電平轉(zhuǎn)換電路的輸入從運(yùn)放U2的反相輸入端引出，接抗混淆濾波器1的輸出即運(yùn)放U29的輸出端，另一路由運(yùn)放U1，電阻R1，R3，R4，R9，R11，R13，電容C1，C3，C8，C15，C16，二極管CR1，CR2構(gòu)成，電平轉(zhuǎn)換電路的輸出從運(yùn)放U1的輸出端引出通過(guò)電阻R13接高速模數(shù)轉(zhuǎn)換器3中集成電路U3的內(nèi)部采樣/保持器的信號(hào)輸入端39腳，電平轉(zhuǎn)換電路的輸入從運(yùn)放U1的反相輸入端引出，接抗混淆濾波器1的輸出即運(yùn)放U31的輸出端；高速模數(shù)轉(zhuǎn)換集成電路U3的采樣啟動(dòng)輸入端35腳作為采樣/保持器的觸發(fā)輸入端接高速比較器，高速模數(shù)轉(zhuǎn)換集成電路U3的數(shù)字輸出端21-24腳作為模數(shù)轉(zhuǎn)換器的數(shù)字輸出接智能元件參數(shù)測(cè)試儀中采樣控制器的信號(hào)輸入，高速模數(shù)轉(zhuǎn)換集成電路U3的控制端29、30、31、5腳作為模數(shù)轉(zhuǎn)換器的控制端亦接上述采樣控制器的對(duì)應(yīng)控制端。
所述的時(shí)基發(fā)生器5可采用帶內(nèi)部高速比較器的直接數(shù)字頻率合成集成電路U18(型號(hào)可為AD9852)來(lái)實(shí)現(xiàn)(如圖8所示)，U18的時(shí)鐘輸出端36腳接高速模數(shù)轉(zhuǎn)換集成電路U3的采樣啟動(dòng)輸入端35腳，它作為兩路采樣/保持器的觸發(fā)輸入端，U18的時(shí)基控制輸入端17、19-22，71腳接現(xiàn)場(chǎng)可編程門(mén)陣列FPGA。
所述的現(xiàn)場(chǎng)可編程門(mén)陣列FPGA6可采用現(xiàn)場(chǎng)可編程門(mén)陣列集成電路U19(型號(hào)可為EPF10K10)來(lái)實(shí)現(xiàn)(如圖9所示)，U19的時(shí)基控制輸出端43-49腳與時(shí)基發(fā)生器U18的時(shí)基控制輸入端17，19-22，71腳相連，U19的A/D控制端137、138、140、141腳接高速模數(shù)轉(zhuǎn)換集成電路U3的控制端29、30、31、5腳，U19的數(shù)字信號(hào)輸入端12、13、114、116腳與高速模數(shù)轉(zhuǎn)換器的數(shù)字輸出端即U3的21-24腳雙向連接，U19的DSP總線接口端109-115，117-121，130-132腳接數(shù)字相敏檢波算法模塊。
所述的數(shù)字相敏檢波算法模塊4可采用數(shù)字信號(hào)處理集成電路U6(型號(hào)可為T(mén)MS320VC5402)來(lái)實(shí)現(xiàn)(如圖10所示)，U6的數(shù)據(jù)總線99-104，113，114腳和地址總線7-11腳與現(xiàn)場(chǎng)可編程門(mén)陣列集成電路U19的DSP總線接口端109-115，117-121，130-132腳對(duì)應(yīng)相連，U6的信號(hào)輸出端58、69、81、95、120、124、135、6、62、13、17、18、129、127、39、46、92腳與智能元件參數(shù)測(cè)試儀中的主控制器的對(duì)應(yīng)端相連。程序存儲(chǔ)器U7(型號(hào)可為SST39VF400E)和隨機(jī)存儲(chǔ)器U17(型號(hào)可為CY7C1021ZC)作為數(shù)字信號(hào)處理集成電路U6的外圍電路構(gòu)成完整的系統(tǒng)，如圖12所示。若采用高速模數(shù)轉(zhuǎn)換集成電路U3與數(shù)字相敏檢波算法模塊以串行或并行方式直接相連的話，前者只需將高速模數(shù)轉(zhuǎn)換集成電路U3的串行數(shù)字信號(hào)輸出端21-24腳與數(shù)字信號(hào)處理集成電路U6的串行輸入端相連即可，后者只需將U3的并行數(shù)字信號(hào)輸出端9-17，21-28腳與U6的對(duì)應(yīng)外部總線相連即可。為了提高數(shù)字相敏檢波器整機(jī)的工作效率和其系統(tǒng)吞吐率，可將高速模數(shù)轉(zhuǎn)換集成電路U3的數(shù)字信號(hào)輸出通過(guò)緩沖存儲(chǔ)器8再與數(shù)字信號(hào)處理集成電路U6相連，這樣可使采樣與信號(hào)處理并行工作，緩沖存儲(chǔ)器8的電原理圖如圖12所示。該緩沖存儲(chǔ)器可采用先進(jìn)先出存貯集成塊U1′、U2′(型號(hào)可為CY7C4241)，如圖11所示，U1′的數(shù)字輸入端1、2、27-32腳和U2′的數(shù)字輸入端1、2、27-32腳與高速模數(shù)轉(zhuǎn)換集成電路U3的并行數(shù)字輸出端9-16和21-28腳相連，U1′、U2′的狀態(tài)標(biāo)志端10、11、3、4腳分別通過(guò)或門(mén)U8A、U8B、U8C、U8D接現(xiàn)場(chǎng)可編程門(mén)陣列集成電路U19的貯存器控制端8-10、144腳，U1′、U2′的控制輸入端23、25、9、6、7腳直接與U19的控制輸出端14、143、142、135、133腳相連，U1′、U2′的控制數(shù)字信號(hào)輸出端12-19腳與數(shù)字信號(hào)處理集成電路U6的外部總線相連。緩沖存儲(chǔ)器的構(gòu)成有多種類似方式，如采用雙口存儲(chǔ)器方式、兩級(jí)存儲(chǔ)器方式等。
本發(fā)明的工作原理為本數(shù)字相敏檢波器專為智能元件參數(shù)分析儀設(shè)計(jì)。首先在被測(cè)件(DUT)上施加高品質(zhì)正弦波掃頻激勵(lì)信號(hào)，由信號(hào)調(diào)理電路對(duì)DUT上的矢量電壓和矢量電流分別進(jìn)行程控放大和抗混淆濾波處理，使得信號(hào)幅度和帶寬滿足AD7655的采樣要求。DSP根據(jù)被測(cè)信號(hào)的頻率計(jì)算出實(shí)際采樣率，發(fā)送給AD9852產(chǎn)生采樣時(shí)基信號(hào)，該時(shí)基信號(hào)的上升沿觸發(fā)ADC進(jìn)行連續(xù)采樣，在每次采樣完成后，由FPGA產(chǎn)生讀寫(xiě)邏輯將采樣數(shù)據(jù)寫(xiě)入FIFO中。當(dāng)采樣數(shù)達(dá)到整周期數(shù)后，由DSP讀取FIFO中數(shù)據(jù)，實(shí)現(xiàn)數(shù)字相敏算法，計(jì)算出矢量電壓和矢量電流的幅值和相位，并發(fā)送給后續(xù)微處理器進(jìn)行進(jìn)一步分析運(yùn)算。
由于被測(cè)信號(hào)為20Hz～5MHz的正弦波信號(hào)，如采用每周期采樣64～4096點(diǎn)的實(shí)時(shí)采樣，且采樣字長(zhǎng)為14位以上時(shí)，至少需要320MSPS的14位的ADC，這使得系統(tǒng)的成本與功耗都大為增加，為實(shí)現(xiàn)高性價(jià)比的高速高精度采樣系統(tǒng)設(shè)計(jì)，本數(shù)字相敏檢波器采用等效采樣與實(shí)時(shí)采樣相結(jié)合的變采樣率等效整周期采樣技術(shù)，實(shí)現(xiàn)用16bit的采樣率為100KSPS的SAR采樣器AD7655采集20Hz～5MHz的信號(hào)。在該采樣裝置中，采樣率必須隨著被測(cè)信號(hào)的頻率變化而變化，這就需要頻率分辨率極高且抖動(dòng)極小的數(shù)字可編程時(shí)基發(fā)生器，本系統(tǒng)采用AD9852與外圍相關(guān)電路實(shí)現(xiàn)該功能。
數(shù)字相敏檢波算法原理如圖13所示由于有源器件、電源噪聲以及各種外界噪聲的影響，故被測(cè)矢量電流和矢量電壓信號(hào)均為含有多種噪聲的正弦波信號(hào)。為討論方便，記不含噪聲的正弦波被測(cè)信號(hào)為x(n)＝Acos(2πn/N+)。其中A為幅值，為相位，N＝f0/fs，取64～4096。記含有噪聲的被測(cè)信號(hào)為 可用下式表示 其中u1(n)為系統(tǒng)中有源器件帶來(lái)的高斯噪聲、諧波噪聲及外部的與被測(cè)信號(hào)不相關(guān)的隨機(jī)噪聲e1(n)為均勻分布的ADC的量化噪聲；而參考信號(hào)由數(shù)字序列表示s~(n)=s(n)+e2(n)=cos(ωn)+jsin(ωn)+e2(n).]]>其中前兩項(xiàng)為正交參考信號(hào)，第三項(xiàng)為由于有限字長(zhǎng)引起的量化噪聲。
將 和 進(jìn)行互相關(guān)運(yùn)算
Rx~s~(m)=1NΣn=0N-1x~(n)s~(n+m)]]>=1NΣn=0N-1(x(n)+u1(n)+e1(n))(s(n+m)+e2(n+m))]]>=Rxs(m)+Ru1s(m)+Re1s(m)+Rxe2(m)+Ru1e2(m)+Re1e2(m)]]> ϵ(m)=Ru1s(m)+Re1s(m)+Rxe2(m)+Ru1e2(m)+Re1e2(m)]]>由于，確定的正弦波信號(hào)與隨機(jī)信號(hào)不相關(guān)，所以Ru1s(m)+Re1s(m)+Rxe2(m)=0,]]>又由于精密測(cè)量中采用的ADC選用的是14位以上的有效字長(zhǎng)，所以Ru1e2(m)+Re1e2(m)≈0,]]>則ε(m)≈0因此有 由此可得同相分量 正交分量 通過(guò)這兩個(gè)分量可以準(zhǔn)確的求出被測(cè)信號(hào)的幅值和相位A^=2I2+Q2]]> ---------------(2)如上所討論的方法，分別對(duì)矢量電流和矢量電壓和進(jìn)行相敏檢波，可求出相應(yīng)的幅值與相位|U|，|I|，u，i。由此，得出所需實(shí)際的阻抗與相位 由上述討論可見(jiàn)，數(shù)字相敏檢波器對(duì)諧波信號(hào)和由于有源器件引起的隨機(jī)噪聲具有很強(qiáng)的抑制作用，在低信噪比條件下，也可有效估計(jì)出幅值和相位。
由于采用變采樣率等效整周期采樣技術(shù)和DSP算法實(shí)現(xiàn)數(shù)字相敏檢波器，不需產(chǎn)生模擬的參考信號(hào)，電路大大簡(jiǎn)化。且可通過(guò)DSP實(shí)現(xiàn)濾波、校準(zhǔn)算法來(lái)大大提高系統(tǒng)的精度和抗干擾性能。該數(shù)字相敏檢波器的研制成功使得寬頻元件參數(shù)測(cè)量?jī)x的整體性能和性價(jià)比都大大優(yōu)于傳統(tǒng)的同類儀器。
權(quán)利要求
1.一種智能元件參數(shù)測(cè)試儀用數(shù)字相敏檢波器，其特征是它由兩路抗混淆濾波器、兩路采樣/保持器、高速模數(shù)轉(zhuǎn)換器、數(shù)字相敏檢波算法模塊、時(shí)基發(fā)生器和現(xiàn)場(chǎng)可編程門(mén)陣列FPGA組成，兩路抗混淆濾波器的輸入分別通過(guò)智能元件參數(shù)測(cè)試儀中的兩路信號(hào)調(diào)理電路與被測(cè)元件的電壓、電流信號(hào)相連，兩路抗混淆濾波器的輸出分別與兩路采樣/保持器的信號(hào)輸入相連，兩路采樣/保持器的觸發(fā)輸入端均與時(shí)基發(fā)生器的輸出相連，兩路采樣/保持器的輸出均與高速模數(shù)轉(zhuǎn)換器信號(hào)輸入端相連，高速模數(shù)轉(zhuǎn)換器的數(shù)字信號(hào)輸出以串行或并行方式與數(shù)字相敏檢波算法模塊的相應(yīng)信號(hào)數(shù)據(jù)端相連，或者，高速模數(shù)轉(zhuǎn)換器的數(shù)字信號(hào)輸出通過(guò)現(xiàn)場(chǎng)可編程門(mén)陣列FPGA與數(shù)字相敏檢波算法模塊的相應(yīng)數(shù)據(jù)端相連，或者，高速模數(shù)轉(zhuǎn)換器的數(shù)字信號(hào)輸出通過(guò)緩沖存儲(chǔ)器與數(shù)字相敏檢波算法模塊的相應(yīng)數(shù)據(jù)端相連，現(xiàn)場(chǎng)可編程門(mén)陣列FPGA的時(shí)基控制端與時(shí)基發(fā)生器的控制端相連，現(xiàn)場(chǎng)可編程門(mén)陣列FPGA的A/D控制端和數(shù)據(jù)線與高速模數(shù)轉(zhuǎn)換器的對(duì)應(yīng)控制端和數(shù)據(jù)線相連，現(xiàn)場(chǎng)可編程門(mén)陣列FPGA中的對(duì)應(yīng)數(shù)字相敏檢波算法模塊的輸入輸出端與數(shù)字相敏檢波算法模塊的數(shù)據(jù)總線和地址總線相連，數(shù)字相敏檢波算法模塊的輸出與智能元件參數(shù)測(cè)試儀中的主控制器相連。
2.根據(jù)權(quán)利要求1所述的智能元件參數(shù)測(cè)試儀用數(shù)字相敏檢波器，其特征是所述的兩路抗混淆濾波器的線路結(jié)構(gòu)相同，一路用于電壓通道信號(hào)的濾波，另一路用于電流通道信號(hào)的濾波，一路由運(yùn)放U28、U29、電阻R93、R95、R97、R99、電容C32-35，C111，C112，C115，C117組成的四階低通濾波電路，其輸入從電阻R93一端引出，通過(guò)信號(hào)調(diào)理電路接被測(cè)元件的電壓信號(hào)，其輸出從運(yùn)放U29的輸出端引出通過(guò)電平轉(zhuǎn)移電路接高速模數(shù)轉(zhuǎn)換器的集成電路U3的采樣保持信號(hào)輸入端；另一路由運(yùn)放U30、U31、電阻R94、R96、R98、R100、電容C36-39，C113，C114，C116，C118組成的四階低通濾波電路，其輸入從電阻R94一端引出，通過(guò)信號(hào)調(diào)理電路接被測(cè)元件的矢量電流，其輸出從運(yùn)放U31的輸出端引出通過(guò)電平轉(zhuǎn)移電路接高速模數(shù)轉(zhuǎn)換器的集成電路U3的采樣保持信號(hào)輸入端。
3.根據(jù)權(quán)利要求1所述的智能元件參數(shù)測(cè)試儀用數(shù)字相敏檢波器，其特征是所述的兩路采樣/保持器和高速模數(shù)轉(zhuǎn)換器為一個(gè)帶雙路采樣/保持器的高速模數(shù)轉(zhuǎn)換集成電路U3，U3的采樣/保持信號(hào)輸入端46腳作為采樣/保持信號(hào)的輸入端經(jīng)電平轉(zhuǎn)移電路與智能元件參數(shù)測(cè)試儀中抗混淆濾波器的輸出相連，電平轉(zhuǎn)換電路為二路，一路由運(yùn)放U2，電阻R2，R5，R6，R10，R12，R14，電容C5，C6，C10，C17，C18，二極管CR3，CR4構(gòu)成，電平轉(zhuǎn)換電路的輸出從運(yùn)放U2的輸出端引出通過(guò)電阻R14接高速模數(shù)轉(zhuǎn)換器中集成電路U3的內(nèi)部采樣/保持器的信號(hào)輸入端46腳，電平轉(zhuǎn)換電路的輸入從運(yùn)放U2的反相輸入端引出，接抗混淆濾波器的輸出即運(yùn)放U29的輸出端，另一路由運(yùn)放U1，電阻R1，R3，R4，R9，R11，R13，電容C1，C3，C8，C15，C16，二極管CR1，CR2構(gòu)成，電平轉(zhuǎn)換電路的輸出從運(yùn)放U1的輸出端引出通過(guò)電阻R13接高速模數(shù)轉(zhuǎn)換器中集成電路U3的內(nèi)部采樣/保持器的信號(hào)輸入端39腳，電平轉(zhuǎn)換電路的輸入從運(yùn)放U1的反相輸入端引出，接抗混淆濾波器的輸出即運(yùn)放U31的輸出端；高速模數(shù)轉(zhuǎn)換集成電路U3的采樣啟動(dòng)輸入端35腳作為采樣保持器的觸發(fā)輸入端接高速比較器，高速模數(shù)轉(zhuǎn)換集成電路U3的數(shù)字輸出端21-24腳作為模數(shù)轉(zhuǎn)換器的數(shù)字輸出接智能元件參數(shù)測(cè)試儀中采樣控制器的信號(hào)輸入，高速模數(shù)轉(zhuǎn)換集成電路U3的控制端29、30、31、5腳作為模數(shù)轉(zhuǎn)換器的控制端亦接上述采樣控制器的對(duì)應(yīng)控制端。
4.根據(jù)權(quán)利要求1所述的智能元件參數(shù)測(cè)試儀用數(shù)字相敏檢波器，其特征是所述的時(shí)基發(fā)生器為帶內(nèi)部高速比較器的直接數(shù)字頻率合成集成電路U18，U18的時(shí)鐘輸出端36腳接高速模數(shù)轉(zhuǎn)換集成電路U3的采樣啟動(dòng)輸入端35腳，它作為兩路采樣/保持器的觸發(fā)輸入端，U18的時(shí)基控制輸入端17、19-22，71腳接現(xiàn)場(chǎng)可編程門(mén)陣列FPGA。
5.根據(jù)權(quán)利要求1所述的智能元件參數(shù)測(cè)試儀用數(shù)字相敏檢波器，其特征是所述的現(xiàn)場(chǎng)可編程門(mén)陣列FPGA為現(xiàn)場(chǎng)可編程門(mén)陣列集成電路U19，U19的時(shí)基控制輸出端43-49腳與時(shí)基發(fā)生器U18的時(shí)基控制輸入端17，19-22，71腳相連，U19的A/D控制端137、138、140、141腳接高速模數(shù)轉(zhuǎn)換集成電路U3的控制端29、30、31、5腳，U19的數(shù)字信號(hào)輸入端12、13、114、116腳與高速模數(shù)轉(zhuǎn)換器的數(shù)字輸出端即U3的21-24腳雙向連接，U19的DSP總線接口端109-115，117-121，130-132腳接數(shù)字相敏檢波算法模塊。
6.根據(jù)權(quán)利要求1所述的智能元件參數(shù)測(cè)試儀用數(shù)字相敏檢波器，其特征是所述的數(shù)字相敏檢波算法模塊為數(shù)字信號(hào)處理集成電路U6，U6的數(shù)據(jù)總線99-104，113，114腳和地址總線7-11腳與現(xiàn)場(chǎng)可編程門(mén)陣列集成電路U19的DSP總線接口端109-115，117-121，130-132腳對(duì)應(yīng)相連，U6的信號(hào)輸出端58、69、81、95、120、124、135、6、62、13、17、18、129、127、39、46、92腳與智能元件參數(shù)測(cè)試儀中的主控制器的對(duì)應(yīng)端相連。
7.根據(jù)權(quán)利要求7所述的智能元件參數(shù)測(cè)試儀用數(shù)字相敏檢波器，其特征是所述數(shù)字信號(hào)處理集成電路U6還連接有外圍電路，所述的外圍電路由程序存儲(chǔ)器U7和隨機(jī)存儲(chǔ)器U17組成，它們與數(shù)字信號(hào)處理集成電路U6一起構(gòu)成完整的系統(tǒng)；采用高速模數(shù)轉(zhuǎn)換集成電路U3與數(shù)字相敏檢波算法模塊以串行或并行方式直接相連時(shí)，前者只需將高速模數(shù)轉(zhuǎn)換集成電路U3的串行數(shù)字信號(hào)輸出端21-24腳與數(shù)字信號(hào)處理集成電路U6的串行輸入端相連即可，后者只需將U3的并行數(shù)字信號(hào)輸出端9-17，21-28腳與U6的對(duì)應(yīng)外部總線相連即可；高速模數(shù)轉(zhuǎn)換集成電路U3的數(shù)字信號(hào)輸出通過(guò)緩沖存儲(chǔ)器再與數(shù)字信號(hào)處理集成電路U6相連，該緩沖存儲(chǔ)器可采用先進(jìn)先出存貯集成塊U1′、U2′，U1′的數(shù)字輸入端1、2、27-32腳和U2′的數(shù)字輸入端1、2、27-32腳與高速模數(shù)轉(zhuǎn)換集成電路U3的并行數(shù)字輸出端9-16和21-28腳相連，U1、U2的狀態(tài)標(biāo)志端10、11、3、4腳分別通過(guò)或門(mén)U8A、U8B、U8C、U8D接現(xiàn)場(chǎng)可編程門(mén)陣列集成電路U19的貯存器控制端8-10、144腳，U1′、U2′的控制輸入端23、25、9、6、7腳直接與U19的控制輸出端14、143、142、135、133腳相連，U1′、U2′的控制數(shù)字信號(hào)輸出端12-19腳與數(shù)字信號(hào)處理集成電路U6的外部總線相連。
全文摘要
本發(fā)明涉及一種智能元件參數(shù)測(cè)試儀用數(shù)字相敏檢波器，其特征是兩路抗混淆濾波器的輸入分別與被測(cè)元件的電壓、電流信號(hào)相連，兩路抗混淆濾波器的輸出分別與兩路采樣/保持器的信號(hào)輸入相連，兩路采樣/保持器的觸發(fā)輸入端均與時(shí)基發(fā)生器的輸出相連，兩路采樣/保持器的輸出均與高速模數(shù)轉(zhuǎn)換器信號(hào)輸入端相連，高速模數(shù)轉(zhuǎn)換器的數(shù)字信號(hào)輸出以串行或并行方式與數(shù)字相敏檢波算法模塊的相應(yīng)信號(hào)數(shù)據(jù)端相連，現(xiàn)場(chǎng)可編程門(mén)陣列FPGA的A/D控制端和數(shù)據(jù)線與高速模數(shù)轉(zhuǎn)換器的對(duì)應(yīng)控制端和數(shù)據(jù)線相連，現(xiàn)場(chǎng)可編程門(mén)陣列FPGA中的對(duì)應(yīng)數(shù)字相敏檢波算法模塊的輸入輸出端與數(shù)字相敏檢波算法模塊的數(shù)據(jù)總線和地址總線相連，數(shù)字相敏檢波算法模塊的輸出與智能元件參數(shù)測(cè)試儀中的主控制器相連。
文檔編號(hào)G01R31/28GK1837834SQ200510041229
公開(kāi)日2006年9月27日 申請(qǐng)日期2005年7月28日 優(yōu)先權(quán)日2005年7月28日
發(fā)明者王曉俊 申請(qǐng)人:南京長(zhǎng)盛儀器有限公司