專利名稱：具有許多存儲(chǔ)器組的同步半導(dǎo)體存儲(chǔ)器設(shè)備和控制該設(shè)備的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有許多存儲(chǔ)器組的高速隨機(jī)周期外部時(shí)鐘同步半導(dǎo)體存儲(chǔ)器設(shè)備。更具體來(lái)說(shuō)，本發(fā)明涉及存儲(chǔ)器組計(jì)時(shí)器電路的改善，該改善以隨機(jī)周期確定恢復(fù)時(shí)段和預(yù)先充電起始時(shí)間。
背景技術(shù)：
隨著信息技術(shù)的進(jìn)步，對(duì)半導(dǎo)體存儲(chǔ)器的需求越來(lái)越大。同時(shí)，要求半導(dǎo)體存儲(chǔ)器設(shè)備運(yùn)行更快。在這樣的條件下，使用了越來(lái)越多與外部時(shí)鐘信號(hào)同步運(yùn)行的同步DRAM(SDRAM)，而不是諸如EDO存儲(chǔ)器之類的與外部時(shí)鐘信號(hào)不同步的存儲(chǔ)器設(shè)備。
有兩種類型的SDRAM單數(shù)據(jù)速率SDRAM(SDR SDRAM)和雙數(shù)據(jù)速率SDRAM(DDR SDRAM)。SDR SDRAM只與時(shí)鐘信號(hào)的上升邊同步輸出數(shù)據(jù)。DDR SDRAM與時(shí)鐘信號(hào)的上升邊和下降邊同步輸出數(shù)據(jù)。因此，DDR SDRAM的數(shù)據(jù)傳輸速率是SDR SDRAM的數(shù)據(jù)傳輸速率的兩倍。
要使DDR SDRAM的數(shù)據(jù)速率更高，需要使存儲(chǔ)器核心區(qū)段中的隨機(jī)周期(tRC)更短。DRAM執(zhí)行存儲(chǔ)單元數(shù)據(jù)的毀滅性讀取。因此，當(dāng)在某個(gè)地址選擇的存儲(chǔ)單元訪問(wèn)對(duì)應(yīng)于另一個(gè)行地址(或不同字線)的存儲(chǔ)單元時(shí)，需要有恢復(fù)操作和預(yù)先充電操作，從而使得使隨機(jī)周期變短變得困難。
要克服此缺點(diǎn)，開發(fā)了快速周期RAM，該RAM由于改善了核心體系結(jié)構(gòu)并以管道方式執(zhí)行內(nèi)部操作而使隨機(jī)訪問(wèn)時(shí)間顯著地改善。在快速周期RAM中，操作模式，包括數(shù)據(jù)寫入、數(shù)據(jù)讀取，以及刷新，都是通過(guò)第一命令和第二命令的組合來(lái)進(jìn)行設(shè)置的。
如上文所述，DRAM執(zhí)行存儲(chǔ)單元數(shù)據(jù)的毀滅性讀取。因此，一系列訪問(wèn)存儲(chǔ)單元的操作要求恢復(fù)時(shí)間(tRAS)以便選擇字線，在高電勢(shì)處設(shè)置字線，再次將數(shù)據(jù)寫入到存儲(chǔ)單元中，預(yù)先充電時(shí)間(tRP)，以便對(duì)位線對(duì)進(jìn)行預(yù)先充電，不管是讀取數(shù)據(jù)還是寫入數(shù)據(jù)。因此，只有當(dāng)自從某個(gè)地址被訪問(wèn)以來(lái)逝去時(shí)間(tRAS+tRP)時(shí)，才不能訪問(wèn)下一個(gè)地址；否則就雙重地選擇字線。原因是所有存儲(chǔ)單元被共同地控制。
要克服該缺點(diǎn)，存儲(chǔ)器設(shè)備被分成許多存儲(chǔ)器組，并且每一個(gè)存儲(chǔ)器組都受獨(dú)立控制。由許多存儲(chǔ)器組構(gòu)成的存儲(chǔ)器設(shè)備，即使當(dāng)某一個(gè)存儲(chǔ)器組中的存儲(chǔ)單元正在被訪問(wèn)，也可以立即訪問(wèn)不同存儲(chǔ)器組中的存儲(chǔ)單元。
下面將講述讀取具有許多存儲(chǔ)器組的快速周期RAM中的數(shù)據(jù)的操作。在輸入對(duì)應(yīng)于數(shù)據(jù)讀取操作的第一命令的同時(shí)，輸入存儲(chǔ)器組地址，用于確定要訪問(wèn)哪一個(gè)存儲(chǔ)器組。因此，在接受了第一命令之后，選擇對(duì)應(yīng)于輸入的存儲(chǔ)器組地址的存儲(chǔ)器組。存儲(chǔ)器組處于被選擇狀態(tài)的時(shí)段的長(zhǎng)度相當(dāng)于字線被驅(qū)動(dòng)的時(shí)段的長(zhǎng)度。用于選擇存儲(chǔ)器組的存儲(chǔ)器組選擇信號(hào)受到控制，以在某一段時(shí)間逝去之后使存儲(chǔ)器組被自動(dòng)取消選定。此控制由存儲(chǔ)器組計(jì)時(shí)器電路執(zhí)行。存儲(chǔ)器組計(jì)時(shí)器電路確定恢復(fù)時(shí)間的長(zhǎng)度以及恢復(fù)時(shí)間之后的預(yù)先充電操作的起始時(shí)間。
傳統(tǒng)的存儲(chǔ)器組計(jì)時(shí)器電路包括RC延遲電路，該電路由電阻元件和電容元件構(gòu)成。在RC延遲電路中，設(shè)置了由RC時(shí)間常量確定的延遲時(shí)間。然后，延遲時(shí)間確定恢復(fù)時(shí)間的長(zhǎng)度以及預(yù)先充電操作的起始時(shí)間。
RC延遲電路中使用的電阻元件高度依賴于進(jìn)程。即，隨制造過(guò)程的不同，電阻元件大大地不同。此外，它還隨諸如溫度和電壓之類的外部因素的不同而大大地不同。因此，在傳統(tǒng)的存儲(chǔ)器組計(jì)時(shí)器電路中，恢復(fù)時(shí)間的長(zhǎng)度和預(yù)先充電操作的起始時(shí)間會(huì)發(fā)生改變。結(jié)果，例如，當(dāng)恢復(fù)時(shí)間的長(zhǎng)度比確定的長(zhǎng)度短時(shí)，恢復(fù)時(shí)間不能得到充分的保證，導(dǎo)致寫入的數(shù)據(jù)的量減少，因此導(dǎo)致恢復(fù)不足，從而無(wú)法保證下一個(gè)周期的讀出余量。因此，要求存儲(chǔ)器組計(jì)時(shí)器電路對(duì)進(jìn)程沒(méi)有依賴，并始終使恢復(fù)時(shí)間的長(zhǎng)度和預(yù)先充電操作的起始時(shí)間保持穩(wěn)定。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)方面，提供了一種同步半導(dǎo)體存儲(chǔ)器設(shè)備，包括許多存儲(chǔ)器組，每一個(gè)存儲(chǔ)器組都包括許多連接到許多字線的存儲(chǔ)單元，并從存儲(chǔ)單元讀取數(shù)據(jù)并將數(shù)據(jù)寫入存儲(chǔ)單元，一種命令解碼器電路，該電路接收與外部時(shí)鐘信號(hào)同步輸入的命令，檢測(cè)該命令是讀取命令還是寫入命令，并且，當(dāng)檢測(cè)到讀取命令或?qū)懭朊顣r(shí)，輸出一個(gè)第一控制信號(hào)，該信號(hào)能促使在許多存儲(chǔ)器組中進(jìn)行讀取操作或?qū)懭氩僮?；許多存儲(chǔ)器組選擇電路，它們是為許多存儲(chǔ)器組提供的，并形成一對(duì)一的對(duì)應(yīng)關(guān)系，接收第一控制信號(hào)，激活第二控制信號(hào)以根據(jù)第一控制信號(hào)激活每一個(gè)存儲(chǔ)器組，并將第二控制信號(hào)輸出到許多存儲(chǔ)器組，以及許多存儲(chǔ)器組計(jì)時(shí)器電路，它們連接到許多存儲(chǔ)器組選擇電路，并形成一對(duì)一的對(duì)應(yīng)關(guān)系，并且，在第二控制信號(hào)被激活之后，與內(nèi)部時(shí)鐘信號(hào)同步地停用被激活的第二控制信號(hào)，內(nèi)部時(shí)鐘信號(hào)與外部時(shí)鐘信號(hào)同步，并且執(zhí)行控制的方式可以使第二控制信號(hào)在測(cè)試模式下被停用的時(shí)間不同于在正常模式下被停用的時(shí)間。


圖1是顯示根據(jù)本發(fā)明的一個(gè)實(shí)施例的快速周期RAM的總體配置的方框圖；圖2是顯示圖1的快速周期RAM的一部分的配置的電路圖，該部分包括存儲(chǔ)單元陣列和讀出放大器電路；圖3概要地顯示了圖1中的快速周期RAM的狀態(tài)的變化；圖4是一個(gè)時(shí)間圖，以幫助說(shuō)明圖1的快速周期RAM的概要操作；圖5是顯示輸入接收器的詳細(xì)配置和與圖1的快速周期RAM中的存儲(chǔ)器組地址相關(guān)的閂鎖電路的一部分的電路圖；圖6是顯示圖1的快速周期RAM中的存儲(chǔ)器組地址解碼器的詳細(xì)配置的電路圖；圖7是顯示圖1的快速周期RAM中的存儲(chǔ)器組選擇電路的詳細(xì)配置的電路圖；圖8是顯示圖1的快速周期RAM中的存儲(chǔ)器組計(jì)時(shí)器電路的內(nèi)部配置的方框圖；圖9是顯示圖8的存儲(chǔ)器組計(jì)時(shí)器電路中的第三控制電路的詳細(xì)配置的電路圖；圖10是顯示圖8的存儲(chǔ)器組計(jì)時(shí)器電路中的第一控制電路的詳細(xì)配置的電路圖；圖11A到11G是顯示圖8的存儲(chǔ)器組計(jì)時(shí)器電路中的第四個(gè)控制電路的詳細(xì)配置的電路圖；圖12是顯示圖8的存儲(chǔ)器組計(jì)時(shí)器電路中的第二控制電路的詳細(xì)配置的電路圖；圖13是幫助說(shuō)明存儲(chǔ)器組計(jì)時(shí)器電路的操作的示例的時(shí)間圖；圖14是幫助說(shuō)明在存儲(chǔ)單元中形成BS電阻的狀態(tài)的電路圖；圖15A和15B是幫助說(shuō)明BS電阻引起的問(wèn)題的波形圖；以及圖16是顯示與圖8的存儲(chǔ)器組計(jì)時(shí)器電路的內(nèi)部配置不同的配置的方框圖。
具體實(shí)施例方式
下面，將參考附圖，講述本發(fā)明的實(shí)施例。
圖1是顯示根據(jù)本發(fā)明的一個(gè)實(shí)施例的快速周期RAM的總體配置的方框圖。
輸入接收器(IREC)11接收下列從外部提供的信號(hào)補(bǔ)充時(shí)鐘信號(hào)VCLK、VbCLK，第一命令VFN、第二命令VBCS、2位存儲(chǔ)器組地址VBA<01>，以及用于進(jìn)行存儲(chǔ)單元選擇的15位地址VA<014>。輸入接收器11接收到的信號(hào)、命令和地址被發(fā)送到閂鎖電路12，該電路將它們閉鎖起來(lái)。與時(shí)鐘信號(hào)VCLK、VbCLK同步輸入兩個(gè)命令VFN、VBCS。在輸入第一命令的同時(shí)輸入存儲(chǔ)器組地址。
被閉鎖在閂鎖電路12中的命令被發(fā)送到命令解碼器(命令DEC)13。命令解碼器13讀出被閉鎖的命令，然后對(duì)其進(jìn)行解碼。當(dāng)讀出讀取命令和寫入命令時(shí)，命令解碼器13生成各種信號(hào)，包括在從稍后將要講述的存儲(chǔ)單元陣列中的存儲(chǔ)單元讀取數(shù)據(jù)時(shí)使用的讀取控制信號(hào)READ，在將數(shù)據(jù)寫入存儲(chǔ)單元時(shí)使用的寫入控制信號(hào)WRITE，控制信號(hào)bACTV，用于在讀/寫操作中激活四個(gè)存儲(chǔ)器組BANK0到BANK3，以及測(cè)試模式信號(hào)。這些信號(hào)被并行地提供到四個(gè)存儲(chǔ)器組BANK0到BANK3。
被閉鎖在閂鎖電路12中的存儲(chǔ)器組地址被發(fā)送到存儲(chǔ)器組地址解碼器(BS DEC)14。存儲(chǔ)器組地址解碼器14對(duì)存儲(chǔ)器組地址進(jìn)行解碼并激活存儲(chǔ)器組選擇信號(hào)BANKS0到BANKS3中的任何一個(gè)信號(hào)，以選擇四個(gè)存儲(chǔ)器組BANK0到BANK3。這些存儲(chǔ)器組選擇信號(hào)BANKS0到BANKS3分別被提供到存儲(chǔ)器組BANK0到BANK3。
被閉鎖在閂鎖電路12中的用于進(jìn)行存儲(chǔ)單元選擇的地址被發(fā)送到地址解碼器15。地址解碼器15對(duì)地址進(jìn)行解碼，并生成行地址和列地址，以選擇存儲(chǔ)器組BANK0到BANK3中的存儲(chǔ)單元。這些行地址和列地址被并行地提供到四個(gè)存儲(chǔ)器組BANK0到BANK3。
四個(gè)存儲(chǔ)器組BANK0到BANK3彼此具有等效的配置。例如，如存儲(chǔ)器組BANK0所示，每一個(gè)存儲(chǔ)器組都包括存儲(chǔ)器組選擇電路(BNK選擇)16、存儲(chǔ)器組計(jì)時(shí)器電路(BNK計(jì)時(shí)器)17、字線驅(qū)動(dòng)延遲電路(WL延遲)18、字線驅(qū)動(dòng)延遲監(jiān)視電路(WL延遲監(jiān)視)19、字線驅(qū)動(dòng)啟用電路(WL啟用)20、讀出放大器驅(qū)動(dòng)啟用電路(S/A啟用)21、列驅(qū)動(dòng)啟用電路(列啟用)22、存儲(chǔ)單元陣列23、行解碼器(行DEC)24，以及列解碼器、讀出放大器，以及列選擇門電路(列DEC、S/A，以及CSL門)25。
當(dāng)對(duì)應(yīng)的存儲(chǔ)器組選擇信號(hào)BANKSi(i＝0到3)中的任何一個(gè)被激活時(shí)，存儲(chǔ)器組選擇電路16根據(jù)命令解碼器13輸出的控制信號(hào)bACTV激活存儲(chǔ)器組選擇信號(hào)BK、BKb。
在自從信號(hào)BKb被激活以來(lái)指定的時(shí)間逝去之后，存儲(chǔ)器組計(jì)時(shí)器電路17輸出存儲(chǔ)器組計(jì)時(shí)器信號(hào)bBNKTRMb。存儲(chǔ)器組計(jì)時(shí)器信號(hào)bBNKTRMb被反饋到存儲(chǔ)器組選擇電路16。存儲(chǔ)器組選擇電路16根據(jù)存儲(chǔ)器組計(jì)時(shí)器信號(hào)bBNKTRMb停用信號(hào)BK、BKb。
字線驅(qū)動(dòng)延遲電路18將信號(hào)BK延遲特定的時(shí)間并輸出被延遲的信號(hào)。字線驅(qū)動(dòng)延遲電路18的輸出信號(hào)被提供到字線驅(qū)動(dòng)啟用電路20。字線驅(qū)動(dòng)啟用電路20根據(jù)字線驅(qū)動(dòng)延遲電路18的輸出信號(hào)，輸出控制信號(hào)，以激活行解碼器24。
字線驅(qū)動(dòng)延遲監(jiān)視電路19接收字線驅(qū)動(dòng)延遲電路18的輸出信號(hào)，并監(jiān)視從字線驅(qū)動(dòng)啟用電路20的輸出信號(hào)被激活直到實(shí)際選擇并驅(qū)動(dòng)字線之間的時(shí)間。監(jiān)視的結(jié)果被提供到讀出放大器驅(qū)動(dòng)啟用電路21和列驅(qū)動(dòng)啟用電路22。
根據(jù)監(jiān)視的結(jié)果，讀出放大器(S/A)驅(qū)動(dòng)啟用電路21確定列解碼器、讀出放大器(S/A)、列選擇門電路(CSL門)25中的讀出放大器被激活的時(shí)間。同樣，根據(jù)監(jiān)視的結(jié)果，列驅(qū)動(dòng)啟用電路22確定列解碼器、讀出放大器(S/A)和列選擇門電路25中的列選擇門被激活的時(shí)間。
存儲(chǔ)單元陣列23包括許多字線、許多位線，以及許多存儲(chǔ)單元。
盡管在實(shí)施例中使用了四個(gè)存儲(chǔ)器組BANK0到BANK3，但是也可以使用四個(gè)以上或四個(gè)以下的存儲(chǔ)器組數(shù)量。
圖2顯示了圖1的電路的一部分的詳細(xì)配置，該部分包括存儲(chǔ)單元陣列23和列解碼器、讀出放大器以及列選擇門電路25中的讀出放大器電路。
許多存儲(chǔ)單元CEL(CEL1、CEL2，…)由存儲(chǔ)單元晶體管和存儲(chǔ)單元電容器構(gòu)成。在許多字線WL(WL1、WL2，…)和許多位線對(duì)BL、bBL(在圖2中，只顯示了一個(gè)位線對(duì))的每一個(gè)交集中放置每一個(gè)存儲(chǔ)單元。在對(duì)應(yīng)的字線上由信號(hào)選擇每一個(gè)存儲(chǔ)單元。從選擇的存儲(chǔ)單元中讀出的信號(hào)被傳輸?shù)綄?duì)應(yīng)的位線。
選擇對(duì)應(yīng)于將從中讀取數(shù)據(jù)的地址的字線WL(WL1、WL2，…)。然后，從連接到字線WL的存儲(chǔ)單元CEL將非常低的電勢(shì)讀取到位線BL或bBL。由預(yù)先充電補(bǔ)償電路201以固定的電勢(shì)VBLEQ對(duì)位線BL、bBL中的每一個(gè)位線進(jìn)行預(yù)先充電。然后，從存儲(chǔ)單元讀取對(duì)應(yīng)于存儲(chǔ)單元數(shù)據(jù)的非常小的電勢(shì)導(dǎo)致在位線BL、bBL之間產(chǎn)生非常小的電位差。非常小的電位差被讀出放大器電路202放大，該電路由p通道讀出放大器和n通道讀出放大器構(gòu)成，該電路將放大的位差作為數(shù)據(jù)輸出。
在讀取數(shù)據(jù)之后，字線WL的電勢(shì)將會(huì)降低。然后，預(yù)先充電補(bǔ)償電路201以固定的電勢(shì)VBLEQ對(duì)位線BL、bBL進(jìn)行預(yù)先充電。
許多字線WL是由圖1的行解碼器24有選擇地驅(qū)動(dòng)的，向行解碼器24提供地址之間的行地址，以便進(jìn)行存儲(chǔ)單元選擇。？？？由列解碼器、讀出放大器和列選擇門電路25中的列選擇門選擇許多位線對(duì)BL、bBL。列解碼器將驅(qū)動(dòng)列選擇門，向列解碼器提供地址之間的列地址，以便進(jìn)行存儲(chǔ)單元選擇。
這里，存儲(chǔ)器組選擇電路16激活用于驅(qū)動(dòng)對(duì)應(yīng)的存儲(chǔ)器組中的字線的存儲(chǔ)器組選擇信號(hào)BK。在自從存儲(chǔ)器組選擇信號(hào)BK被激活以來(lái)特定的時(shí)間逝去之后，存儲(chǔ)器組計(jì)時(shí)器電路17停用信號(hào)BK。此外，存儲(chǔ)器組計(jì)時(shí)器電路17以這樣的方式執(zhí)行控制，以使被激活的信號(hào)BK在測(cè)試模式下被停用的時(shí)間不同于在正常模式下被停用的時(shí)間。
圖3概要顯示了圖1的快速周期RAM中的命令輸入和操作模式之間的關(guān)系。下面將講述根據(jù)命令輸入設(shè)置的操作模式的示例。與外部時(shí)鐘信號(hào)同步，輸入RDA作為第一命令，輸入LAL作為第二命令，從而設(shè)置了讀取模式(READ)。此外，輸入WRA作為第一命令，輸入LAL作為第二命令，從而設(shè)置了寫入模式(WRITE)。
圖4是一個(gè)時(shí)間圖，以幫助說(shuō)明圖1的快速周期RAM的概要操作。
當(dāng)在正常模式下與外部時(shí)鐘信號(hào)VCLK同步輸入第一命令時(shí)，信號(hào)bACTV與外部時(shí)鐘信號(hào)VCLK的上升同步變低。此后，信號(hào)BK被激活并變高，打開存儲(chǔ)器組選擇的狀態(tài)。在激活信號(hào)BK之后，字線WL的驅(qū)動(dòng)過(guò)程將會(huì)啟動(dòng)。
接下來(lái)，當(dāng)與外部時(shí)鐘信號(hào)VCLK同步輸入第二命令時(shí)，與外部時(shí)鐘信號(hào)VCLK的下降同步，列選擇信號(hào)CSL變高，從而從存儲(chǔ)單元中選擇列和讀取數(shù)據(jù)。
然后，在第二命令的低邊緣出現(xiàn)之后的外部時(shí)鐘信號(hào)VCLK的1.5個(gè)時(shí)鐘(1.5CLK移位)，存儲(chǔ)器組計(jì)時(shí)器電路17開始執(zhí)行停用操作以使信號(hào)BK的電平降低。
另一方面，在測(cè)試模式下，通過(guò)選擇的狀態(tài)中的信號(hào)BK，在自從第二命令的低邊緣以來(lái)特定的時(shí)間逝去之后，存儲(chǔ)器組計(jì)時(shí)器電路17執(zhí)行控制以使信號(hào)BK的電平降低。可以根據(jù)測(cè)試模式的設(shè)置狀態(tài)調(diào)整第二命令的低邊緣的延遲時(shí)間。
具體來(lái)說(shuō)，在測(cè)試模式下，開始執(zhí)行控制以使信號(hào)BK的電平降低比正常模式早外部時(shí)鐘信號(hào)VCLK的1.5個(gè)時(shí)鐘。在圖4中，對(duì)應(yīng)于字線WL被以高電平驅(qū)動(dòng)的時(shí)段的tRAS對(duì)應(yīng)于恢復(fù)時(shí)間，tRP對(duì)應(yīng)于預(yù)先充電時(shí)間，tRAS和tRP的總和對(duì)應(yīng)于周期(tRC)。
接下來(lái)，將詳細(xì)地講述圖1中的每一個(gè)電路。
圖5顯示了圖1的輸入接收器11和閂鎖電路12的一部分的詳細(xì)電路配置，部分與存儲(chǔ)器組地址相關(guān)。
從外部提供的2位存儲(chǔ)器組地址VBA<0>、VBA<1>被通過(guò)輸入接收器11中的存儲(chǔ)器組地址的兩個(gè)相應(yīng)的接收器提供到閂鎖電路12。閂鎖電路12包括兩個(gè)1位閂鎖電路，每一個(gè)閂鎖電路都由兩個(gè)時(shí)鐘反相器26、27和反相器28構(gòu)成。兩個(gè)時(shí)鐘反相器26、27與從外部時(shí)鐘信號(hào)VCLK、VbCLK產(chǎn)生的內(nèi)部時(shí)鐘信號(hào)CLK、bCLK同步地運(yùn)行。時(shí)鐘反相器26運(yùn)行的時(shí)段不同于時(shí)鐘反相器27運(yùn)行的時(shí)段。兩個(gè)1位閂鎖電路閉鎖2位存儲(chǔ)器組地址VBA<0>、VBA<1>并產(chǎn)生內(nèi)部地址BA<0>、BA<1>。
圖6顯示了圖1的存儲(chǔ)器組地址解碼器14的詳細(xì)配置。存儲(chǔ)器組地址解碼器14由兩個(gè)將內(nèi)部存儲(chǔ)器組地址BA<0>、BA<1>反轉(zhuǎn)的反相器29、向其中輸入內(nèi)部存儲(chǔ)器組地址BA<0>、BA<1>中的任何一個(gè)地址和兩個(gè)反相器29反轉(zhuǎn)的任何一個(gè)地址的四個(gè)NAND門30構(gòu)成。然后，四個(gè)NAND門30輸出存儲(chǔ)器組選擇信號(hào)BANKS0到BANKS3。
圖7顯示了圖1的存儲(chǔ)器組地址解碼器16的詳細(xì)配置。
圖1的命令解碼器生成的控制信號(hào)bACTV通過(guò)由相互串聯(lián)的奇數(shù)數(shù)量(在本實(shí)施例中，五個(gè))的反相器構(gòu)成的延遲電路31被提供到NOR門32的一個(gè)輸入終端?？刂菩盘?hào)bACTV也被直接提供到NOR門32的其他輸入終端。NOR門32的輸出被通過(guò)反相器33提供到由兩個(gè)NAND門34、35構(gòu)成的觸發(fā)器電路36的一個(gè)NAND門34。圖6顯示的存儲(chǔ)器組地址解碼器14輸出的四個(gè)存儲(chǔ)器組選擇信號(hào)BANKS0到BANKS3中的對(duì)應(yīng)的一個(gè)被提供到NAND門34。圖7顯示了輸入對(duì)應(yīng)于存儲(chǔ)器組BANK0的存儲(chǔ)器組選擇信號(hào)BANKS0的情況。NAND門35的輸出被提供到NAND門34。
當(dāng)電源被打開時(shí)變低的控制信號(hào)CHRDY、當(dāng)存儲(chǔ)器組被取消選擇時(shí)變低的存儲(chǔ)器組計(jì)時(shí)器信號(hào)bBNKTRMb，以及NAND門34的輸出被提供到觸發(fā)器電路36的其他NAND門35。然后，NAND門34的輸出被作為存儲(chǔ)器組選擇信號(hào)BK提供到圖1的字線驅(qū)動(dòng)延遲電路18。NAND門35的輸出被反相器37反轉(zhuǎn)，從而產(chǎn)生信號(hào)BKb。
圖8是顯示圖1的存儲(chǔ)器組計(jì)時(shí)器電路17的內(nèi)部配置的方框圖。
存儲(chǔ)器組計(jì)時(shí)器電路17大致由第一到第四個(gè)控制電路211到214構(gòu)成。第一控制電路211與內(nèi)部時(shí)鐘信號(hào)CKTRCNT、bCKTRCNT同步接收存儲(chǔ)器組選擇信號(hào)BKb并延遲信號(hào)BKb。在第一控制電路211中，測(cè)試模式下的延遲時(shí)間不同于正常模式下的延遲時(shí)間。第二控制電路212從第一控制電路211接收輸出，并根據(jù)測(cè)試模式狀態(tài)以不同的延遲時(shí)間延遲第一控制電路211的輸出。根據(jù)第二控制電路212的輸出，第三控制電路213輸出存儲(chǔ)器組計(jì)時(shí)器信號(hào)bBNKTRMb，該信號(hào)將被提供到圖7的存儲(chǔ)器組選擇電路16。第四個(gè)控制電路214接收，例如，3位測(cè)試模式信號(hào)TMTWRMIN<02>，并生成控制信號(hào)，以根據(jù)測(cè)試模式信號(hào)控制第一到第三控制電路211到213的操作。3位測(cè)試模式信號(hào)TMTWRMIN<02>被從圖1的命令解碼器13輸出。
圖9顯示了圖8的第三控制電路213的詳細(xì)配置?？刂菩盘?hào)BNKCKTMRb被通過(guò)微調(diào)延遲電路41和反相器42以此順序提供到AND門43的一個(gè)輸入終端。在正常模式下變高的控制信號(hào)bTMTWRMIND被提供到AND門43的其他輸入終端?？刂菩盘?hào)bBNKTMRRCb與對(duì)控制信號(hào)bTMTWRMIND的補(bǔ)充的控制信號(hào)TMTWRMIND一起，被提供到AND門44。AND門43、44的輸出被提供到NOR門45。NOR門45的輸出被反相器46反轉(zhuǎn)，從而生成控制信號(hào)bBNKTRMb。
圖10顯示了圖8的第一控制電路211的詳細(xì)配置。當(dāng)電源被打開時(shí)變高的控制信號(hào)CHRDY和信號(hào)BKb被提供到NAND門51。信號(hào)BKb被提供到反相器52。NAND門51的輸出被提供由相互串聯(lián)的奇數(shù)數(shù)量(在實(shí)施例中，三個(gè))的反相器構(gòu)成的延遲電路53，從而生成信號(hào)Bkdelay。
此外，第一控制電路211包括六個(gè)半位移位電路57到62，每一個(gè)電路都由NAND門54和兩個(gè)時(shí)鐘反相器55、56構(gòu)成。這六個(gè)半位移位電路57到62以多級(jí)形式連接。具體來(lái)說(shuō)，與補(bǔ)充內(nèi)部時(shí)鐘信號(hào)CKTRCNT、bCKTRCNT同步，反相器52的輸出被延遲時(shí)鐘信號(hào)CKTRCNT、bCKTRCNT中的每一個(gè)信號(hào)中的半位，從而將輸出移位到后面的階段。內(nèi)部時(shí)鐘信號(hào)CKTRCNT、bCKTRCNT與外部時(shí)鐘信號(hào)VCLK、VbCLK同步。
在半位移位電路57到62中的每一個(gè)電路中，反相器52的輸出或前面半位移位電路的NAND門54的輸出被提供到時(shí)鐘反相器55。時(shí)鐘反相器55的輸出被提供到對(duì)應(yīng)的半位移位電路中的NAND門54的一個(gè)輸入終端。信號(hào)Bkdelay被提供到每一個(gè)NAND門54的其他輸入終端。連接時(shí)鐘反相器56，以便將對(duì)應(yīng)的NAND門54的輸出反饋到其他輸入終端。
然后，在奇數(shù)編號(hào)階段一第一階段、第三階段、第五階段一的半位移位電路57、59、61，當(dāng)內(nèi)部時(shí)鐘信號(hào)CKTRCNT的狀態(tài)為低以及其補(bǔ)充內(nèi)部時(shí)鐘信號(hào)bCKTRCNT狀態(tài)為高并反轉(zhuǎn)輸入信號(hào)時(shí)，每一個(gè)時(shí)鐘反相器55運(yùn)行。此外，當(dāng)內(nèi)部時(shí)鐘信號(hào)CKTRCNT的狀態(tài)為高以及其補(bǔ)充內(nèi)部時(shí)鐘信號(hào)bCKTRCNT的狀態(tài)為低并反轉(zhuǎn)輸入信號(hào)時(shí)，奇數(shù)編號(hào)階段的半位移位電路中的每一個(gè)時(shí)鐘反相器56運(yùn)行。
相反，在偶數(shù)編號(hào)階段一第二階段、第四階段、第六階段一的半位移位電路58、60、62，當(dāng)內(nèi)部時(shí)鐘信號(hào)CKTRCNT的狀態(tài)為高以及其補(bǔ)充內(nèi)部時(shí)鐘信號(hào)bCKTRCNT狀態(tài)為低并反轉(zhuǎn)輸入信號(hào)時(shí)，每一個(gè)時(shí)鐘反相器55運(yùn)行。此外，當(dāng)內(nèi)部時(shí)鐘信號(hào)CKTRCNT的狀態(tài)為低以及其補(bǔ)充內(nèi)部時(shí)鐘信號(hào)bCKTRCNT的狀態(tài)為高并反轉(zhuǎn)輸入信號(hào)時(shí)，每一個(gè)時(shí)鐘反相器56運(yùn)行。
然后，半位移位電路57到62分別輸出移位信號(hào)CLKTM05、CLKTM10、CLKTM15、CLKTM20、CLKTM25、CLKTM30。每一個(gè)移位信號(hào)的結(jié)尾處添加的數(shù)字表示移位信號(hào)被從信號(hào)BKb移位(或延遲)了多少時(shí)鐘的內(nèi)部時(shí)鐘信號(hào)CKTRCNT、bCKTRCNT。例如，移位信號(hào)CLKTM05表示從信號(hào)BKb移位了半個(gè)時(shí)鐘的內(nèi)部時(shí)鐘信號(hào)CKTRCNT、bCKTRCNT的信號(hào)。移位信號(hào)CLKTM30表示從信號(hào)BKb移位了三個(gè)時(shí)鐘的內(nèi)部時(shí)鐘信號(hào)CKTRCNT、bCKTRCNT的信號(hào)。
從信號(hào)BKb移位了一個(gè)半時(shí)鐘的內(nèi)部時(shí)鐘信號(hào)CKTRCNT、bCKTRCNT的移位信號(hào)CLKTM15被提供到由p通道和n通道MOS晶體管構(gòu)成的傳輸門63的一個(gè)末尾。同樣，從信號(hào)BKb移位了三個(gè)時(shí)鐘的內(nèi)部時(shí)鐘信號(hào)CKTRCNT、bCKTRCNT的移位信號(hào)CLKTM30被提供到由p通道和n通道MOS晶體管構(gòu)成的傳輸門64的一個(gè)末尾。每一個(gè)傳輸門63、64的傳導(dǎo)都受彼此補(bǔ)充的信號(hào)TMTWRMIN、bTMTWRMIN的控制。
當(dāng)控制信號(hào)TMTWRMIN的狀態(tài)為高，控制信號(hào)bTMTWRMIN的狀態(tài)為低時(shí)，一個(gè)傳輸門63進(jìn)行傳導(dǎo)。當(dāng)控制信號(hào)TMTWRMIN的狀態(tài)為低，控制信號(hào)bTMTWRMIN的狀態(tài)為高時(shí)，另外一個(gè)傳輸門64進(jìn)行傳導(dǎo)。
傳輸門63、64的其他末尾彼此連接，使另外一個(gè)末尾成為共同的連接點(diǎn)。共同的連接點(diǎn)上的信號(hào)被反相器65反轉(zhuǎn)，從而產(chǎn)生控制信號(hào)BNKCKTMRb。此外，傳輸門63、64的共同連接點(diǎn)上的信號(hào)被由相互串聯(lián)的奇數(shù)數(shù)量(在本實(shí)施例中，三個(gè))的反相器構(gòu)成的延遲電路66反轉(zhuǎn)和延遲。延遲電路66生成控制信號(hào)BNKCKTMRDVb?？刂菩盘?hào)BNKCKTMRb被提供到圖9的微調(diào)延遲電路41圖11A到11G顯示了圖8的第四個(gè)控制電路214的詳細(xì)配置。在測(cè)試模式下，第四個(gè)控制電路214對(duì)測(cè)試模式信號(hào)進(jìn)行解碼，以根據(jù)測(cè)試模式的設(shè)置狀態(tài)調(diào)整存儲(chǔ)器組計(jì)時(shí)器信號(hào)的延遲時(shí)間。在此實(shí)施例中，輸入三個(gè)位TMTWRMIN<0>、TMTWRMIN<1>、TMTWRMIN<2>作為測(cè)試模式信號(hào)。從圖1的命令解碼器13輸出測(cè)試模式信號(hào)TMTWRMIN<0>、TMTWRMIN<1>、TMTWRMIN<2>。表1中顯示了測(cè)試模式信號(hào)和為存儲(chǔ)器組計(jì)時(shí)器信號(hào)調(diào)整的延遲時(shí)間之間的關(guān)系的示例。
表1

如表1所示，當(dāng)兩個(gè)測(cè)試模式信號(hào)TMTWRMIN<0>、TMTWRMIN<1>是“0”時(shí)，不調(diào)整延遲時(shí)間(初始)，不管測(cè)試模式信號(hào)TMTWRMIN<2>的電平如何。當(dāng)兩個(gè)測(cè)試模式信號(hào)TMTWRMIN<0>和TMTWRMIN<2>是“0”并且測(cè)試模式信號(hào)TMTWRMIN<1>是“1”時(shí)，向存儲(chǔ)器組計(jì)時(shí)器信號(hào)添加2.35ns的延遲。此后，從存儲(chǔ)器組計(jì)時(shí)器電路17輸出延遲信號(hào)。當(dāng)測(cè)試模式信號(hào)TMTWRMIN<0>是“0”并且兩個(gè)測(cè)試模式信號(hào)TMTWRMIN<1>、TMTWRMIN<2>是“1”時(shí)，向存儲(chǔ)器組計(jì)時(shí)器信號(hào)添加3.42 ns的延遲。此后，從存儲(chǔ)器組計(jì)時(shí)器電路17輸出延遲信號(hào)。在下文中，根據(jù)測(cè)試模式信號(hào)TMTWRMIN<0>、TMTWRMIN<1>、TMTWRMIN<2>以同一方式向存儲(chǔ)器組計(jì)時(shí)器信號(hào)添加特定的延遲。此后，從存儲(chǔ)器組計(jì)時(shí)器電路17輸出延遲信號(hào)。
在圖11E和11F中，反相器71、72反轉(zhuǎn)測(cè)試模式信號(hào)TMTWRMIN<0>、TMTWRMIN<1>并分別輸出信號(hào)bTMTWRMIN<0>、bTMTWRMIN<1>。
如圖11A所示，測(cè)試模式信號(hào)TMTWRMIN<0>和反轉(zhuǎn)的信號(hào)bTMTWRMIN<1>被提供到NAND門73。NAND門73的輸出，與稍后將要講述的信號(hào)bFSTWRMIND一起，被提供到NOR門74。NOR門74輸出第一解碼信號(hào)TWRDEF1。NAND門73的輸出，與信號(hào)FSTWRMIND一起，被提供到NOR門75。NOR門75輸出第二解碼信號(hào)TWRDEF2。
如圖11B所示，反轉(zhuǎn)的測(cè)試模式信號(hào)bTMTWRMIN<0>和測(cè)試模式信號(hào)TMTWRMIN<1>被提供到NAND門76。NAND門76的輸出，與信號(hào)bFSTWRMIND一起，被提供到NOR門77。NOR門77輸出第三解碼信號(hào)TWRFST1。NAND門76的輸出，與信號(hào)FSTWRMIND一起，被提供到NOR門78。NOR門78輸出第四個(gè)解碼信號(hào)TWRFST2。
如圖11C所示，測(cè)試模式信號(hào)TMTWRMIN<0>和TMTWRMIN<1>被提供到NAND門79。NAND門79的輸出，與信號(hào)bFSTWRMIND一起，被提供到NOR門80。NOR門80輸出第五個(gè)解碼信號(hào)TWRDLY1。NAND門79的輸出，與信號(hào)FSTWRMIND一起，被提供到NOR門81。NOR門81輸出第六個(gè)解碼信號(hào)TWRDLY2。
下面，表2顯示了測(cè)試模式信號(hào) TMTWRMIN<0>、TMTWRMIN<1>、TMTWRMIN<2>和第一到第六個(gè)解碼信號(hào)的選擇的狀態(tài)之間的關(guān)系。

在圖11D中，由XOR門82構(gòu)成的電路和反相器83用于生成信號(hào)FSTWRMIND、bFSTWRMIND。XOR門82的一個(gè)輸入終端連接到電源節(jié)點(diǎn)。高信號(hào)始終被提供到輸入終端。測(cè)試模式信號(hào)TMTWRMIN<2>被提供到XOR門82的另外一個(gè)輸入終端。然后，XOR門82輸出信號(hào)FSTWRMIND。信號(hào)FSTWRMIND被反相器83反轉(zhuǎn)，從而輸出信號(hào)bFSTWRMIND。
圖11G顯示了從圖11A到11C的電路輸出的第一到第六個(gè)解碼信號(hào)生成控制信號(hào)TMTWRMIND、bTMTWRIND。在圖8中的第一到第三控制電路211到214中使用了控制信號(hào)TMTWRMIND、bTMTWRMIND。第一、第三和第五個(gè)解碼信號(hào)TWRDEF1、TWRFST1、TWRDLY1被提供到NOR門85。第二、第四個(gè)和第六個(gè)解碼信號(hào)TWRDEF2、TWRFST2、TWRDL2被提供到NOR門86。NOR門85、86的輸出被提供到NAND門87。NAND門87輸出信號(hào)TMTWRMIND。信號(hào)TMTWR1MIND被反相器88反轉(zhuǎn)，從而生成信號(hào)bTMTWRMIND。
圖12顯示了圖8的第二控制電路212的詳細(xì)配置。圖11G的電路輸出的信號(hào)BNKCKTMRDVb和信號(hào)TMTWRMIND被提供到NAND門91。 NAND門91的輸出不僅被提供到NOR門92的一個(gè)輸入終端，而且還被提供到反相器93。反相器93的輸出被提供到p通道MOS晶體管94的門和n通道MOS晶體管95的門。p通道MOS晶體管94的源連接到電源節(jié)點(diǎn)。n通道MOS晶體管95的源連接到接地電位的節(jié)點(diǎn)。n通道MOS晶體管96的源漏極插入在p通道的漏極和n通道MOS晶體管94、95之間。信號(hào)bTMTWRMIND被提供到n通道MOS晶體管96的門。
由相互串聯(lián)的偶數(shù)數(shù)量(在本實(shí)施例中，兩個(gè))的反相器構(gòu)成的延遲電路97的輸入終端連接到MOS晶體管94的漏極。延遲電路97的輸出終端連接到NOR門92的另外一個(gè)輸入終端。許多相互串聯(lián)的(在本實(shí)施例中，六個(gè))延遲電路98到103的一端連接到MOS晶體管94的漏極。然后，n通道MOS晶體管104到109中的每一個(gè)的源漏極插入在相互串聯(lián)的延遲電路98到103的對(duì)應(yīng)的輸出節(jié)點(diǎn)和MOS晶體管95的漏極之間。圖11A到11C的電路輸出的第一到第六個(gè)解碼信號(hào)被分別提供到n通道MOS晶體管104到109。具體來(lái)說(shuō)，第三解碼信號(hào)TWRFST1被提供到n通道MOS晶體管104的門。第四個(gè)解碼信號(hào)TWRFST2被提供到n通道MOS晶體管105的門。第一解碼信號(hào)TWRDEF1被提供到n通道MOS晶體管106的門。第二解碼信號(hào)TWRDEF2被提供到n通道MOS晶體管107的門。第五個(gè)解碼信號(hào)TWRDLY1被提供到n通道MOS晶體管108的門。第六個(gè)解碼信號(hào)TWRDLY2被提供到n通道MOS晶體管109的門。
然后，在圖12的第二控制電路212調(diào)整其延遲時(shí)間的信號(hào)bBNKTMRRCb由反相器110生成，該反相器反轉(zhuǎn)NOR門92的輸出。信號(hào)bBNKTMRRCb被提供到圖9的第三控制電路213中的AND門44。
下面將講述具有上述配置的快速周期RAM，集中討論存儲(chǔ)器組選擇電路和存儲(chǔ)器組計(jì)時(shí)器電路的操作。
當(dāng)打開電源時(shí)，信號(hào)CHRDY變低，導(dǎo)致構(gòu)成圖7的觸發(fā)器電路36的NAND門35的輸出變高，從而促使信號(hào)BKb的電平降低。此時(shí)，信號(hào)bACTV處于較高電平，NOR門32的輸出處于低電平，反相器33的輸出處于高電平。
此后，假設(shè)，與存儲(chǔ)器組地址一起，輸入第一命令，以指定存儲(chǔ)器組BANK0。指定存儲(chǔ)器組BANK0會(huì)導(dǎo)致存儲(chǔ)器組選擇信號(hào)BANKS0變高，促使信號(hào)BK、NAND門34的輸出的電平降低，從而打開存儲(chǔ)器組未選定的狀態(tài)。
當(dāng)輸入第一命令之后控制信號(hào)bACTV變低時(shí)，在延遲電路31中的延遲時(shí)間消逝之后，延遲電路31的輸出從低電平變?yōu)榈礁唠娖街?，NOR門32的輸出變高，反相器33的輸出變低。此后，NAND門34的輸出，或信號(hào)BK變高，從而打開存儲(chǔ)器組選擇狀態(tài)。在存儲(chǔ)器組選擇狀態(tài)，字線驅(qū)動(dòng)延遲電路18、字線驅(qū)動(dòng)延遲監(jiān)視電路19、字線驅(qū)動(dòng)啟用電路20、讀出放大器驅(qū)動(dòng)啟用電路21，以及列驅(qū)動(dòng)啟用電路22運(yùn)行，從而執(zhí)行字線的驅(qū)動(dòng)操作和讀出放大器的讀出操作，從而在存儲(chǔ)單元陣列23中啟動(dòng)數(shù)據(jù)讀取和寫入操作。
此時(shí)，假設(shè)信號(hào)CHRDY已經(jīng)變?yōu)楦唠娖剑盘?hào)bBNKTMRb處于高電平。然后，NAND門35的輸出被反轉(zhuǎn)到低電平，信號(hào)BKb變高。信號(hào)BKb被輸入到圖10的第一控制電路211。
在第一控制電路211中，因?yàn)樾盘?hào)CHRDY已經(jīng)處于高電平，當(dāng)信號(hào)BKb變高時(shí)，NAND門51的輸出變低，使信號(hào)Bkdelay、延遲電路53的輸出變高。當(dāng)信號(hào)Bkdelay變高時(shí)，這就啟用半位移位電路57到62中的每一個(gè)NAND門54，從而使半位移位電路56到62可以運(yùn)行。即，在它們可以運(yùn)行之后，反相器52的輸出與內(nèi)部時(shí)鐘信號(hào)CKTRCNT、bCKTRCNT按順序在六個(gè)半位移位電路57到62上被移位(或延遲)半位的內(nèi)部時(shí)鐘信號(hào)CKTRCNT、bCKTRCNT。結(jié)果，移位信號(hào)CLKTM05、CLKTM10、CLKTM15、CLKTM20、CLKTM25、CLKTM30按順序從高電平更改為低電平。
在正常模式下，圖11G的電路輸出的信號(hào)TMTWRMIN處于低電平，信號(hào)bTMTWRMIN處于高電平。因此，圖10的傳輸門64打開。結(jié)果，在信號(hào)BKb出現(xiàn)之后三個(gè)時(shí)鐘變低的半位移位電路62的移位信號(hào)CLKTM30穿過(guò)傳輸門64并被提供到反相器65和延遲電路66。
即，在正常模式下，在信號(hào)BKb變高之后三個(gè)時(shí)鐘的內(nèi)部時(shí)鐘，信號(hào)BNKCKTMRb和BNKCKTMRDVb與內(nèi)部時(shí)鐘信號(hào)CKTRCNT、bCKTRCNT同步變高。
當(dāng)信號(hào)BNKCKTMRb變高時(shí)，圖9的第三控制電路213中的反相器42的輸出變低。在正常模式下，由于被提供到圖9的AND門43的信號(hào)bTMTWRMIND處于高電平，反相器42的輸出變低，然后AND門43的輸出變低。結(jié)果，圖9的NOR門45的輸出變高，促使信號(hào)bBNKTMRb、反相器46的輸出的電平降低。因此，向其提供信號(hào)bBNKTMRb的圖7的NAND門35的輸出變高，促使信號(hào)BKb、反相器37的輸出的電平降低。此外，在NAND門35的輸出變高之后，NAND門34的輸出或信號(hào)BK變低，從而再次打開存儲(chǔ)器組未選定的狀態(tài)。
如上文所述，在正常模式下，在輸入第一命令并且信號(hào)bACTV變低之后，信號(hào)BK和BKb變高，從而打開存儲(chǔ)器組選擇狀態(tài)。此后，在三個(gè)時(shí)鐘的內(nèi)部時(shí)鐘信號(hào)之后，信號(hào)BK和BKb變低。即，在選擇了存儲(chǔ)器組之后三個(gè)時(shí)鐘，以這樣的方式執(zhí)行控制，以便存儲(chǔ)器組未選定的狀態(tài)自動(dòng)打開。
接下來(lái)，將講述測(cè)試模式下的操作。
由于從當(dāng)信號(hào)BK和BKb變高直到選擇了存儲(chǔ)器組之間的操作與正常模式下的操作相同，這里將不再贅述。
在測(cè)試模式下，當(dāng)輸入測(cè)試模式時(shí)，圖11G的電路輸出的信號(hào)TMTWRMIN變高，信號(hào)bTMTWRMIN變低，從而打開圖10的第一控制電路211中的傳輸門63。結(jié)果，在信號(hào)BK和BKb變高之后一個(gè)半時(shí)鐘變低的半位移位電路59中的移位信號(hào)CLKTM15穿過(guò)傳輸門63并被提供到反相器65和延遲電路66。
即，在測(cè)試模式下，在信號(hào)BK和BKb變高之后，一個(gè)半時(shí)鐘之后與內(nèi)部時(shí)鐘信號(hào)同步，信號(hào)BNKCKTMRb和BNKCKTMRDVb變高。
由于信號(hào)TMTWRMIND已經(jīng)處于高電平，當(dāng)信號(hào)BNKCKTMRb變高，圖12的第二控制電路212中的NAND門91的輸出變低，反相器93的輸出變高。這將打開圖12的n通道MOS晶體管95。
在測(cè)試模式下，由于信號(hào)bTMTWRMIND處于低電平，n通道MOS晶體管96關(guān)閉，將p通道MOS晶體管94的漏極與n通道MOS晶體管95的漏極分開。
另一方面，在信號(hào)BNKCKTMRb變高之前，圖12的NAND門91的輸出處于高電平，反相器93的輸出處于低電平，從而打開圖12的p通道MOS晶體管94。當(dāng)p通道MOS晶體管94被打開時(shí)，到圖12的延遲電路97的輸入變高。然后，延遲電路97的輸出變高。結(jié)果，NOR門92的輸出變低，促使反相器110的輸出升級(jí)。
在此狀態(tài)，當(dāng)n通道MOS晶體管95打開，p通道MOS晶體管94的漏極通過(guò)許多相互串聯(lián)的延遲電路98到103中的任何一個(gè)、許多n通道MOS晶體管104到109，以及n通道MOS晶體管95中的任何一個(gè)的串聯(lián)連接被放電到接地電位。例如，測(cè)試模式信號(hào)bTMTWRMIN<0>、TMTWRMIN<1>、TMTWRMIN<2>是“0”、“1”和“0”，第三解碼信號(hào)在圖11B的電路中變高。結(jié)果，向其提供信號(hào)TWRFST1的n通道MOS晶體管104打開，導(dǎo)致p通道MOS晶體管94的漏極通過(guò)延遲元件98、n通道MOS晶體管104和n通道MOS晶體管95的一串聯(lián)連接被放電到接地電位。
此外，例如，當(dāng)輸入諸如導(dǎo)致第四個(gè)解碼信號(hào)TWRFST2變高之類的測(cè)試模式信號(hào)時(shí)，向其提供信號(hào)TWRFST2的n通道MOS晶體管105打開，導(dǎo)致p通道MOS晶體管94的漏極通過(guò)延遲電路98、99、n通道MOS晶體管105，以及n通道MOS晶體管95的串聯(lián)連接被放電到接地電位。
當(dāng)p通道MOS晶體管94的漏極由于放電而變低時(shí)，延遲電路97的輸出也變低，導(dǎo)致NOR門92的輸出被反轉(zhuǎn)到高電平，從而導(dǎo)致信號(hào)bBNKTMRRCb、反相器110的輸出，被反轉(zhuǎn)到低電平。
這里，在從輸入到NAND門91的信號(hào)BNKCKTMRDVb變高直到反相器110輸出的信號(hào)bBNKTMRRCb被反轉(zhuǎn)到低電平的這一段時(shí)間內(nèi)，可以根據(jù)測(cè)試模式的設(shè)置狀態(tài)從表1選擇適當(dāng)?shù)闹怠?br> 在測(cè)試模式下，由于被提供到圖9的AND門44的信號(hào)TMTWRMIND處于高電平，當(dāng)信號(hào)bBNKTM1RRCb變低時(shí)，圖9的AND門44的輸出變低。結(jié)果，圖9的NOR門45的輸出變高，導(dǎo)致信號(hào)bBNKTMRb、反相器46的輸出變低。此外，向其提供信號(hào)bBNKTMRb的NAND門35的輸出變高，導(dǎo)致信號(hào)BKb、反相器37的輸出變低。在NAND門35的輸出被反轉(zhuǎn)到高電平之后，NAND門34的輸出，或信號(hào)BK，也被反轉(zhuǎn)到低電平。
如上文所述，在測(cè)試模式下，在輸入第一命令并且信號(hào)bACTV變低之后，信號(hào)BK和BKb變高，從而打開存儲(chǔ)器組選擇狀態(tài)。然后，一個(gè)半時(shí)鐘的內(nèi)部時(shí)鐘信號(hào)之后，信號(hào)BNKCKTMRDVb變高。在圖12的第二控制電路212中，信號(hào)BNKCKTMRDVb被延遲對(duì)應(yīng)于測(cè)試模式設(shè)置狀態(tài)的延遲時(shí)間。然后，信號(hào)BK和BKb變低，從而促使存儲(chǔ)器組進(jìn)入未選定的狀態(tài)。
即，提供存儲(chǔ)器組計(jì)時(shí)器電路使得執(zhí)行如圖4所述的存儲(chǔ)器組控制成為可能。
由于使用具有上述配置的存儲(chǔ)器組計(jì)時(shí)器電路17能使存儲(chǔ)器組選擇信號(hào)BK在存儲(chǔ)器組選擇信號(hào)BK被激活之后1.5個(gè)時(shí)鐘或3時(shí)鐘內(nèi)部時(shí)鐘信號(hào)被停用，則可以始終穩(wěn)定恢復(fù)時(shí)間的長(zhǎng)度和預(yù)先充電操作的起始時(shí)間，而不依賴于任何進(jìn)程。
此外，通過(guò)存儲(chǔ)器組計(jì)時(shí)器電路，使得在測(cè)試模式下停用被激活的存儲(chǔ)器組選擇信號(hào)BK的延遲時(shí)間不同于正常模式下的延遲時(shí)間。這里，將考慮被激活的存儲(chǔ)器組選擇信號(hào)BK用常量時(shí)間激活的情況。
圖13是幫助說(shuō)明這樣的情況下的操作的時(shí)間圖在存儲(chǔ)器組選擇信號(hào)BK被激活(或變高)之后3個(gè)時(shí)鐘的時(shí)鐘信號(hào)VCLK信號(hào)BK被停用。
當(dāng)信號(hào)BKb處于低電平時(shí)，信號(hào)bBNKTMRc處于高電平。接下來(lái)，與外部時(shí)鐘信號(hào)VCLK同步輸入第一命令，導(dǎo)致信號(hào)BK變高(進(jìn)入存儲(chǔ)器組選擇狀態(tài))。然后，3個(gè)時(shí)鐘的外部時(shí)鐘信號(hào)之后，信號(hào)bBNKTMRc變低。此后，信號(hào)BK變低。
具體來(lái)說(shuō)，當(dāng)被激活的存儲(chǔ)器組選擇信號(hào)BK被用常數(shù)時(shí)間停用之后，這能以這樣的方式執(zhí)行控制，以便字線WL在輸入第一命令之后三個(gè)時(shí)鐘變低，不管具有短周期的短周期還是具有長(zhǎng)周期的長(zhǎng)周期。因此，在控制信號(hào)CSL變高之前字線WL不可能變低。
由于存儲(chǔ)器組選擇信號(hào)BK的下降與時(shí)鐘信號(hào)同步受到控制，實(shí)施例的存儲(chǔ)器組計(jì)時(shí)器電路與使用RC延遲電路的傳統(tǒng)的存儲(chǔ)器組計(jì)時(shí)器電路相比具有對(duì)進(jìn)程(例如，電阻中的變化)，電源電壓、和溫度的依賴性較小，以及甚至在長(zhǎng)周期中充分地保護(hù)恢復(fù)時(shí)間的優(yōu)點(diǎn)。
然而，與時(shí)鐘信號(hào)同步也會(huì)引起問(wèn)題。問(wèn)題是在模分類試驗(yàn)中篩選存儲(chǔ)單元時(shí)，不能篩選由于BS電阻等等而產(chǎn)生的缺陷。
這里，在圖14中，BS電阻是在存儲(chǔ)單元中的存儲(chǔ)單元晶體管241和存儲(chǔ)單元電容器242之間產(chǎn)生的寄生電阻，即，在存儲(chǔ)節(jié)點(diǎn)243上或依賴于進(jìn)程的電阻。
下面將參考圖15A和15B講述BS電阻引起的問(wèn)題。圖15A和15B是顯示存儲(chǔ)單元的恢復(fù)和預(yù)先充電的信號(hào)波形圖表，并將BS電阻考慮在內(nèi)。BS電阻的問(wèn)題是由于由位線BL上的電阻值和寄生電容的值構(gòu)成的RC延遲導(dǎo)致的存儲(chǔ)單元的恢復(fù)不足。即，隨著BS電阻值變大，由于RC延遲，將需要更多時(shí)間恢復(fù)存儲(chǔ)單元(BAS恢復(fù))。
如圖15A所示，由于即使當(dāng)因BS電阻而使RC組件增大，tCK長(zhǎng)周期有足夠的恢復(fù)時(shí)間剩下，考慮圖中的實(shí)線顯示的BS電阻的存儲(chǔ)單元CE1的恢復(fù)電平到達(dá)虛線顯示的理想恢復(fù)電平。即，在tCK長(zhǎng)周期中，可以將存儲(chǔ)單元CE1充分地寫入。
然而，如圖15B所示，BS電阻在tCK短周期中具有較大的影響。即，考慮圖15B中的實(shí)線顯示的BS電阻的存儲(chǔ)單元CE1的恢復(fù)電平比虛線顯示的理想恢復(fù)電平小得多，結(jié)果，存儲(chǔ)單元CE1的不足的恢復(fù)變得比較嚴(yán)重。
通常情況下，制造的存儲(chǔ)器要經(jīng)過(guò)模分類試驗(yàn)。此時(shí)，確定是次品的存儲(chǔ)器芯片被丟棄。其BS電阻值由于與制造過(guò)程相關(guān)的原因而增大的存儲(chǔ)器芯片必須在模分類試驗(yàn)中篩選掉。由于模分類試驗(yàn)的性質(zhì)，一般來(lái)講必須使用速度相對(duì)較低的測(cè)試器。模分類試驗(yàn)中使用的測(cè)試器的周期tCK是32ns或更長(zhǎng)，對(duì)于長(zhǎng)周期，取決于測(cè)試器。因此，使用低速度測(cè)試器使得篩選諸如BS電阻之類的有缺陷的存儲(chǔ)單元不可能進(jìn)行。
由于在存儲(chǔ)單元被密封在封裝包之后不使用高速測(cè)試器的測(cè)試不能篩選掉缺陷，這使得恢復(fù)有缺陷的存儲(chǔ)單元不可能實(shí)現(xiàn)，從而降低合格率。
在本實(shí)施例的存儲(chǔ)器中，在測(cè)試模式下停用被激活的存儲(chǔ)器組選擇信號(hào)時(shí)的延遲時(shí)間不同于存儲(chǔ)器組計(jì)時(shí)器電路中的正常模式下的延遲時(shí)間。即，在測(cè)試模式下，使恢復(fù)時(shí)間比正常模式更短。這使得使用速度相對(duì)較低的測(cè)試器執(zhí)行模分類試驗(yàn)，以篩選其BS電阻值增大的有缺陷的存儲(chǔ)單元。即，在存儲(chǔ)單元被密封在封裝包中之后用高速測(cè)試器進(jìn)行測(cè)試是沒(méi)有必要的，可以使用冗余功能執(zhí)行恢復(fù)，從而防止合格率降低。
在存儲(chǔ)器組計(jì)時(shí)器電路中，當(dāng)與時(shí)鐘信號(hào)同步時(shí)取消選定存儲(chǔ)器組的時(shí)間簡(jiǎn)單地被調(diào)整到列選擇操作，調(diào)整取消選定存儲(chǔ)器組的時(shí)間以便滿足存儲(chǔ)單元的所需要的篩選條件可能是困難的。
在本實(shí)施例中，在存儲(chǔ)器組計(jì)時(shí)器電路17中提供了具有如圖12所示的配置的第二控制電路212，從而能使根據(jù)測(cè)試模式狀態(tài)取消選定存儲(chǔ)器組的時(shí)間的微調(diào)。這樣可以實(shí)現(xiàn)最佳的篩選條件。
然而，當(dāng)調(diào)整取消選定存儲(chǔ)器組以便滿足存儲(chǔ)單元的所需要的篩選條件的時(shí)間變得容易時(shí)，可以消除存儲(chǔ)器組計(jì)時(shí)器電路17中的第二控制電路212。圖16的方框圖中顯示了沒(méi)有第二控制電路212的存儲(chǔ)器組計(jì)時(shí)器電路17的內(nèi)部配置。在這種情況下，第一控制電路211輸出的信號(hào) BNKCKTMRDVb被反轉(zhuǎn)并作為信號(hào)bBNKTMRRCb輸入到圖9的第三控制電路213。
本發(fā)明不僅限于上述實(shí)施例，也可以以各種方式進(jìn)行修改。例如，在圖10的第一控制電路211中，在測(cè)試模式下在信號(hào)BKb之后一個(gè)半時(shí)鐘的時(shí)鐘信號(hào)，移位信號(hào)CLKTM15變低。然而，代替CLKTM15，可以使用比正常模式下使用的移位信號(hào)CLKTM30更早地變低的移位信號(hào)。此外，微調(diào)延遲時(shí)間不僅限于表1中列出的值。
權(quán)利要求
1.一種同步半導(dǎo)體存儲(chǔ)器設(shè)備，包括許多存儲(chǔ)器組，每個(gè)存儲(chǔ)器組都包括許多連接到許多字線的存儲(chǔ)單元，并且從存儲(chǔ)單元讀取數(shù)據(jù)并且將數(shù)據(jù)寫入到存儲(chǔ)單元中；一種命令解碼器電路，該電路接收與外部時(shí)鐘信號(hào)同步輸入的命令，檢測(cè)該命令是讀取命令還是寫入命令，并且，當(dāng)檢測(cè)到讀取命令或?qū)懭朊顣r(shí)，輸出一個(gè)第一控制信號(hào)，該信號(hào)能促使在許多存儲(chǔ)器組中進(jìn)行讀取操作或?qū)懭氩僮?；許多存儲(chǔ)器組選擇電路，它們是為許多存儲(chǔ)器組提供的，并形成一對(duì)一的對(duì)應(yīng)關(guān)系，接收第一控制信號(hào)，激活一個(gè)第二控制信號(hào)，以根據(jù)第一控制信號(hào)激活每一個(gè)存儲(chǔ)器組，并且向許多存儲(chǔ)器組輸出第二控制信號(hào)；以及許多存儲(chǔ)器組計(jì)時(shí)器電路，它們連接到許多存儲(chǔ)器組選擇電路，并形成一對(duì)一的對(duì)應(yīng)關(guān)系，并且，在第二控制信號(hào)被激活之后，與內(nèi)部時(shí)鐘信號(hào)同步地停用被激活的第二控制信號(hào)，內(nèi)部時(shí)鐘信號(hào)與外部時(shí)鐘信號(hào)同步，并且以這樣的方式執(zhí)行控制，以使第二控制信號(hào)在測(cè)試模式下被停用的時(shí)間不同于在正常模式下被停用的時(shí)間。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器設(shè)備，其特征在于，許多存儲(chǔ)單元中的每一個(gè)存儲(chǔ)單元都分別包括一個(gè)存儲(chǔ)單元晶體管和一個(gè)存儲(chǔ)單元電容器。
3.根據(jù)權(quán)利要求1所述的存儲(chǔ)器設(shè)備，其特征在于，測(cè)試模式是篩選有缺陷的存儲(chǔ)單元所采用的測(cè)試模式。
4.根據(jù)權(quán)利要求1所述的存儲(chǔ)器設(shè)備，其特征在于，許多存儲(chǔ)器組選擇電路中的每一個(gè)電路都包括觸發(fā)器電路，該電路接收對(duì)應(yīng)于第一控制信號(hào)的信號(hào)和存儲(chǔ)器組計(jì)時(shí)器電路的輸出信號(hào)。
5.根據(jù)權(quán)利要求1所述的存儲(chǔ)器設(shè)備，進(jìn)一步包括字線驅(qū)動(dòng)啟用電路，該電路接收從許多存儲(chǔ)器組選擇電路中的每一個(gè)電路輸出的第二控制信號(hào)，并且在要根據(jù)第二控制信號(hào)選擇的所說(shuō)的許多存儲(chǔ)器組的對(duì)應(yīng)的一個(gè)存儲(chǔ)器組中，啟用字線。
6.根據(jù)權(quán)利要求1所述的存儲(chǔ)器設(shè)備，其特征在于，許多存儲(chǔ)器組計(jì)時(shí)器電路中的每一個(gè)電路通過(guò)用如下這種方式與內(nèi)部時(shí)鐘信號(hào)同步對(duì)第二控制信號(hào)進(jìn)行移位來(lái)停用被激活的第二控制信號(hào)在測(cè)試模式下，在對(duì)第二控制信號(hào)移位內(nèi)部時(shí)鐘信號(hào)的第一時(shí)鐘的數(shù)量之后，存儲(chǔ)器組計(jì)時(shí)器電路停用第二控制信號(hào)，在正常模式下，在對(duì)第二控制信號(hào)移位大于內(nèi)部時(shí)鐘信號(hào)的第一時(shí)鐘的數(shù)量的第二時(shí)鐘的數(shù)量之后，存儲(chǔ)器組計(jì)時(shí)器電路停用第二控制信號(hào)。
7.根據(jù)權(quán)利要求6所述的存儲(chǔ)器設(shè)備，其特征在于，在第二控制信號(hào)被激活之后，許多存儲(chǔ)器組計(jì)時(shí)器電路的每一電路，在測(cè)試模式下，在對(duì)第二控制信號(hào)移位內(nèi)部時(shí)鐘信號(hào)的1.5個(gè)時(shí)鐘之后停用第二控制信號(hào)，在正常模式下，在對(duì)第二控制信號(hào)移位內(nèi)部時(shí)鐘信號(hào)的3個(gè)時(shí)鐘之后停用第二控制信號(hào)。
8.根據(jù)權(quán)利要求1所述的存儲(chǔ)器設(shè)備，其特征在于，許多存儲(chǔ)器組計(jì)時(shí)器電路中的每一個(gè)電路包括一個(gè)調(diào)整電路，在測(cè)試模式下，該電路根據(jù)測(cè)試模式的設(shè)置狀態(tài)調(diào)整第二控制信號(hào)的激活時(shí)段。
9.根據(jù)權(quán)利要求1所述的存儲(chǔ)器設(shè)備，其特征在于，許多存儲(chǔ)器組計(jì)時(shí)器電路中的每一個(gè)電路包括以多級(jí)形式連接的許多移位電路，它們與第二控制信號(hào)同步移位第三控制信號(hào)，第二控制信號(hào)與內(nèi)部時(shí)鐘信號(hào)同步，以及選擇電路，該電路根據(jù)第四控制信號(hào)選擇許多移位電路中的任何一個(gè)電路的移位輸出信號(hào)。
10.根據(jù)權(quán)利要求9所述的存儲(chǔ)器裝置，其特征在于，許多存儲(chǔ)器組計(jì)時(shí)器電路中的每一個(gè)電路都包括一個(gè)延遲電路，該電路根據(jù)測(cè)試模式的設(shè)置狀態(tài)將選擇電路輸出的移位輸出信號(hào)延遲一個(gè)特定的時(shí)段。
11.根據(jù)權(quán)利要求1所述的存儲(chǔ)器設(shè)備，其特征在于，許多存儲(chǔ)器組計(jì)時(shí)器電路中的每一個(gè)電路包括以多級(jí)形式連接的許多半位移位電路，它們與內(nèi)部時(shí)鐘信號(hào)同步地將與第二控制信號(hào)同步的第三控制信號(hào)按順序移位半個(gè)位的內(nèi)部時(shí)鐘信號(hào)，第一選擇電路，該電路在測(cè)試模式下選擇一個(gè)第一移位輸出信號(hào)，該第一移位輸出信號(hào)是通過(guò)從許多半位移位電路的移位輸出信號(hào)對(duì)第三控制信號(hào)移位1.5個(gè)時(shí)鐘的內(nèi)部時(shí)鐘信號(hào)而獲得的，以及第二選擇電路，其輸出節(jié)點(diǎn)連接到第一選擇電路的輸出節(jié)點(diǎn)，在正常模式下，該電路選擇一個(gè)第二移位輸出信號(hào)，該第二移位輸出信號(hào)是通過(guò)從許多半位移位電路的移位輸出信號(hào)對(duì)第三控制信號(hào)移位3個(gè)時(shí)鐘的內(nèi)部時(shí)鐘信號(hào)而獲得的。
12.一種控制同步半導(dǎo)體存儲(chǔ)器設(shè)備的方法，該設(shè)備具有許多存儲(chǔ)器組，每一個(gè)存儲(chǔ)器組都包括許多連接到許多字線的存儲(chǔ)單元，并從存儲(chǔ)單元讀取數(shù)據(jù)并將數(shù)據(jù)寫入存儲(chǔ)單元，該方法包括與外部時(shí)鐘信號(hào)同步接收命令輸入，檢測(cè)該命令是讀取命令還是寫入命令，并且，當(dāng)檢測(cè)到讀取命令或?qū)懭朊顣r(shí)，輸出第一控制信號(hào)，該信號(hào)能促使在許多存儲(chǔ)器組中進(jìn)行讀取操作或?qū)懭氩僮?，根?jù)第一控制信號(hào)激活第二控制信號(hào)，以激活許多存儲(chǔ)器組中的每一個(gè)存儲(chǔ)器組；以及在第二控制信號(hào)被激活之后，與內(nèi)部時(shí)鐘信號(hào)同步地停用被激活的第二控制信號(hào)，內(nèi)部時(shí)鐘信號(hào)與外部時(shí)鐘信號(hào)同步，并使第二控制信號(hào)在測(cè)試模式下被停用的時(shí)間不同于在正常模式下被停用的時(shí)間。
13.根據(jù)權(quán)利要求12所述的方法，其特征在于，測(cè)試模式是篩選有缺陷的存儲(chǔ)單元所采用的測(cè)試模式。
14.根據(jù)權(quán)利要求12所述的方法，其特征在于，將被激活的第二控制信號(hào)停用的控制是通過(guò)與內(nèi)部時(shí)鐘信號(hào)同步地移位第二控制信號(hào)來(lái)執(zhí)行的，以及在測(cè)試模式下，在第二控制信號(hào)被移位內(nèi)部時(shí)鐘信號(hào)的第一時(shí)鐘的數(shù)量之后，第二控制信號(hào)被停用，以及，在正常模式下，在第二控制信號(hào)被移位大于內(nèi)部時(shí)鐘的第一時(shí)鐘的數(shù)量的第二時(shí)鐘的數(shù)量之后，第二控制信號(hào)被停用。
15.根據(jù)權(quán)利要求14所述的方法，其特征在于在第二控制信號(hào)被激活之后，在測(cè)試模式下，在第二控制信號(hào)被移位1.5個(gè)時(shí)鐘的內(nèi)部時(shí)鐘信號(hào)之后，第二控制信號(hào)被停用，以及，在正常模式下，在第二控制信號(hào)被移位3個(gè)時(shí)鐘的內(nèi)部時(shí)鐘信號(hào)之后，第二控制信號(hào)被停用。
16.根據(jù)權(quán)利要求14所述的方法，其特征在于在測(cè)試模式下，根據(jù)測(cè)試模式的設(shè)置狀態(tài)調(diào)整第二控制信號(hào)的激活時(shí)段。
全文摘要
一種同步半導(dǎo)體存儲(chǔ)器設(shè)備，包括許多存儲(chǔ)器組，它們從存儲(chǔ)單元讀取數(shù)據(jù)并向存儲(chǔ)單元寫入數(shù)據(jù)，一種命令解碼器電路，該電路接收命令，檢測(cè)該命令是讀取命令還是寫入命令，并且，當(dāng)檢測(cè)到讀取命令或?qū)懭朊顣r(shí)，輸出一個(gè)第一控制信號(hào)，該信號(hào)能促使在許多存儲(chǔ)器組中進(jìn)行讀取操作或?qū)懭氩僮?；存?chǔ)器組選擇電路，它們激活一個(gè)第二控制信號(hào)以激活每一個(gè)存儲(chǔ)器組，以及存儲(chǔ)器組計(jì)時(shí)器電路，它們停用被激活的第二控制信號(hào)并且執(zhí)行控制的方式可以使第二控制信號(hào)在測(cè)試模式下被停用的時(shí)間不同于在正常模式下被停用的時(shí)間。
文檔編號(hào)G01R31/30GK1435843SQ03103548
公開日2003年8月13日 申請(qǐng)日期2003年1月29日 優(yōu)先權(quán)日2002年1月29日
發(fā)明者熊崎規(guī)泰, 大島成夫, 川口一昭 申請(qǐng)人:株式會(huì)社東芝