Mems器件及其制作方法
【專利摘要】一種MEMS器件及其制作方法，MEMS器件制造方法包括：提供第一半導(dǎo)體襯底和第二半導(dǎo)體襯底，第一半導(dǎo)體襯底中形成有CMOS控制電路；在第一半導(dǎo)體襯底上形成第一介質(zhì)層，第一介質(zhì)層中具有第一金屬互連結(jié)構(gòu)，第一金屬互連結(jié)構(gòu)與CMOS控制電路相連；在第一介質(zhì)層上形成犧牲層和覆蓋犧牲層的鍵合層；將第二半導(dǎo)體襯底與鍵合層鍵合在一起；形成貫穿第二半導(dǎo)體襯底與鍵合層的第一通孔；在第一通孔的側(cè)壁形成隔離層；在第一通孔中形成導(dǎo)電插塞，導(dǎo)電插塞與第一金屬互連結(jié)構(gòu)相連；形成第二金屬互連結(jié)構(gòu)，第二金屬互連結(jié)構(gòu)將第二半導(dǎo)體襯底和導(dǎo)電插塞的上端相連；釋放出MEMS器件的可動電極。形成的MEMS器件的集成度高。
【專利說明】MEMS器件及其制作方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，特別涉及一種MEMS器件及其制作方法。

【背景技術(shù)】
[0002]MEMS (Micro Electro Mechanical System,微機(jī)電裝置)技術(shù)是今年來高速發(fā)展的一項高新技術(shù)，是對微米/納米(micro/nanotechnology)材料進(jìn)行設(shè)計、加工、制造、測量和控制的技術(shù)。MEMS裝置主要是由機(jī)械構(gòu)件、光學(xué)系統(tǒng)、驅(qū)動部件、電控系統(tǒng)集成為一個整體單元的微型系統(tǒng)。MEMS技術(shù)通常應(yīng)用在微機(jī)電器件的制作，所述微機(jī)電器件包括--位置傳感器、旋轉(zhuǎn)裝置或者慣性傳感器等，所述慣性傳感器例如加速度傳感器、陀螺儀和聲音傳感器等。
[0003]現(xiàn)有技術(shù)利用MEMS技術(shù)在一個半導(dǎo)體襯底上制作微機(jī)電器件(MEMS器件)，然后利用CMOS技術(shù)在另一半導(dǎo)體襯底上制作控制電路，然后利用引線框架(Leadframe)將控制電路與微機(jī)電器件電連接，從而形成微機(jī)電裝置。因此，現(xiàn)有的微機(jī)電裝置需要利用兩個半導(dǎo)體芯片制作，從而使得現(xiàn)有的微機(jī)電裝置的成本較高。通常，含有控制電路的半導(dǎo)體襯底與形成有微機(jī)電器件的半導(dǎo)體襯底是并列排布在引線框架內(nèi)，因此，現(xiàn)有的微機(jī)電裝置的體積較大，從而微機(jī)電裝置的集成度不高，無法滿足應(yīng)用中便攜性的要求。


【發(fā)明內(nèi)容】

[0004]本發(fā)明解決的問題是如何提高M(jìn)EMS器件的集成度。
[0005]為解決上述問題，本發(fā)明技術(shù)方案提供一種MEMS器件的制作方法，包括:提供第一半導(dǎo)體襯底和第二半導(dǎo)體襯底，所述第一半導(dǎo)體襯底中形成有CMOS控制電路,所述第二半導(dǎo)襯底包括第一區(qū)域和第二區(qū)域；在第一半導(dǎo)體襯底上形成第一介質(zhì)層，所述第一介質(zhì)層中具有第一金屬互連結(jié)構(gòu)，第一金屬互連結(jié)構(gòu)與CMOS控制電路相連；在部分第一介質(zhì)層上形成犧牲層；形成覆蓋第一介質(zhì)層和犧牲層的鍵合層；將第二半導(dǎo)體襯底與鍵合層鍵合在一起；形成貫穿第二半導(dǎo)體襯底的第一區(qū)域與鍵合層的若干第一通孔，第一通孔暴露出第一金屬互連結(jié)構(gòu)的表面；在第一通孔的側(cè)壁和第二半導(dǎo)體襯底表面形成隔離層；在第一通孔中填充導(dǎo)電材料，形成導(dǎo)電插塞，導(dǎo)電插塞的下端與第一金屬互連結(jié)構(gòu)相連；在隔離層中形成第二金屬互連結(jié)構(gòu)，第二金屬互連結(jié)構(gòu)的一端與第二半導(dǎo)體襯底的第一區(qū)域相連，第二金屬互連結(jié)構(gòu)的另一端與導(dǎo)電插塞的上端相連；形成貫穿第二半導(dǎo)體襯底的第二區(qū)域和部分鍵合層的若干第二通孔，沿第二通孔去除所述第二半導(dǎo)體襯底的第二區(qū)域底部的犧牲層，形成空腔，釋放出MEMS器件的可動電極。
[0006]可選的，所述隔離層的材料為氧化硅。
[0007]可選的，隔離層的形成工藝為化學(xué)氣相沉積。
[0008]可選的，所述鍵合層的材料為氧化硅，犧牲層的材料為無定形碳。
[0009]可選的，所述鍵合工藝為直接鍵合。
[0010]可選的，第一通孔的側(cè)壁為傾斜側(cè)壁，且第一通孔的開口的寬度大于第一通孔底部的寬度。
[0011]可選的，所述第一通孔的側(cè)壁與第一半導(dǎo)體襯底表面的夾角為80?90度。
[0012]可選的，所述第一通孔的形成工藝為等離子體刻蝕。
[0013]可選的，所述導(dǎo)電材料為摻雜的多晶硅、銅、鋁或鎢。
[0014]可選的，在釋放MEMS器件的可動電極后，還包括，在可動電極上形成蓋帽層。
[0015]可選的，在將所述第二半導(dǎo)體襯底與鍵合層鍵合在一起之后，對所述第二半導(dǎo)體襯底進(jìn)行減薄。
[0016]可選的，減薄后的第二半導(dǎo)體襯底的厚度為5?50微米。
[0017]可選的，所述第一半導(dǎo)體襯底和第二半導(dǎo)體襯底的材料為單晶硅。
[0018]本發(fā)明技術(shù)方案還提供了一種MEMS器件的制作方法，包括:提供第一半導(dǎo)體襯底和第二半導(dǎo)體襯底，所述第一半導(dǎo)體襯底中形成有CMOS控制電路，所述第二半導(dǎo)襯底包括第一區(qū)域和第二區(qū)域；在半導(dǎo)體襯底上形成第一金屬互連結(jié)構(gòu)，第一金屬互連結(jié)構(gòu)與CMOS控制電路相連；形成覆蓋所述第一半導(dǎo)體襯底和第一金屬互連結(jié)構(gòu)的第一介質(zhì)層；在所述第一介質(zhì)層中形成空腔；將所述第二半導(dǎo)體襯底與第一介質(zhì)層鍵合在一起；形成貫穿所述第二半導(dǎo)體襯底的第一區(qū)域和部分第一介質(zhì)層的若干第一通孔，所述第一通孔暴露出第一金屬互連結(jié)構(gòu)的表面；在所述第一通孔的側(cè)壁和第二半導(dǎo)體襯底表面形成隔離層；在第一通孔中填充導(dǎo)電材料，形成導(dǎo)電插塞，導(dǎo)電插塞的下端與第一金屬互連結(jié)構(gòu)相連；在所述隔離層中形成第二金屬互連結(jié)構(gòu)，所述第二金屬互連結(jié)構(gòu)的一端與第二半導(dǎo)體襯底的第一區(qū)域相連，第二金屬互連結(jié)構(gòu)的另一端與導(dǎo)電插塞的上端相連；形成貫穿第二半導(dǎo)體襯底的第二區(qū)域的若干第二通孔，釋放出MEMS器件的可動電極，所述可動電極位于空腔上方。
[0019]可選的，所述隔離層的材料為氧化硅。
[0020]可選的，所述空腔的深度為0.05?5微米。
[0021]本發(fā)明技術(shù)方案還提供了一種MEMS器件,包括:第一半導(dǎo)體襯底,所述第一半導(dǎo)體襯底中形成有CMOS控制電路；位于第一半導(dǎo)體襯底上的第一介質(zhì)層，所述第一介質(zhì)層中具有第一金屬互連結(jié)構(gòu)，第一金屬互連結(jié)構(gòu)與CMOS控制電路相連；位于第一介質(zhì)層上的鍵合層，所述鍵合層中具有空腔；第二半導(dǎo)體襯底，所述第二半導(dǎo)襯底包括第一區(qū)域和第二區(qū)域，第二半導(dǎo)體襯底與鍵合層鍵合在一起；位于第二半導(dǎo)體襯底第二區(qū)域中的可動電極，且可動電極位于空腔上方；貫穿所述第二半導(dǎo)體襯底的第一區(qū)域與鍵合層的若干第一通孔，所述第一通孔暴露出第一金屬互連結(jié)構(gòu)的表面；位于第一通孔的側(cè)壁和第二半導(dǎo)體襯底表面的隔離層；填充第一通孔的導(dǎo)電插塞，導(dǎo)電插塞的下端與第一金屬互連結(jié)構(gòu)相連；位于隔離層中的第二金屬互連結(jié)構(gòu)，所述第二金屬互連結(jié)構(gòu)的一端與第二半導(dǎo)體襯底的第一區(qū)域相連，第二金屬互連結(jié)構(gòu)的另一端與導(dǎo)電插塞的上端相連。
[0022]本發(fā)明技術(shù)方案還提供了一種MEMS器件,包括:第一半導(dǎo)體襯底,所述第一半導(dǎo)體襯底中形成有CMOS控制電路；位于第一半導(dǎo)體襯底上的第一金屬互連結(jié)構(gòu)，第一金屬互連結(jié)構(gòu)與CMOS控制電路相連；覆蓋第一金屬互連結(jié)構(gòu)和第一半導(dǎo)襯底的第一介質(zhì)層，第一介質(zhì)層中具有空腔；第二半導(dǎo)體襯底，所述第二半導(dǎo)襯底包括第一區(qū)域和第二區(qū)域，第二半導(dǎo)體襯底與第一介質(zhì)層鍵合在一起；位于第二半導(dǎo)體襯底第二區(qū)域中的可動電極，所述可動電極位于空腔上方；貫穿所述第二半導(dǎo)體襯底的第一區(qū)域的若干第一通孔，所述第一通孔暴露出第一金屬互連結(jié)構(gòu)的表面；位于第一通孔的側(cè)壁和第二半導(dǎo)體襯底表面的隔離層；填充第一通孔的導(dǎo)電插塞，導(dǎo)電插塞的下端與第一金屬互連結(jié)構(gòu)相連；位于隔離層中的第二金屬互連結(jié)構(gòu)，所述第二金屬互連結(jié)構(gòu)的一端與第二半導(dǎo)體襯底的第一區(qū)域相連，第二金屬互連結(jié)構(gòu)的另一端與導(dǎo)電插塞的上端相連。
[0023]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點:
[0024]本發(fā)明的MEMS器件的形成方法，首先在第一半導(dǎo)體襯底上形成CMOS控制電路，然后將第二半導(dǎo)體襯底和第一半導(dǎo)體襯底鍵合，在第二半導(dǎo)體襯底中形成MEMS器件的可動電極，從而提高M(jìn)EMS器件的集成度。另外，通過在第二半導(dǎo)體襯底中形成第一通孔，在第一通孔側(cè)壁形成隔離層，在第一通孔中形成導(dǎo)電插塞，通過導(dǎo)電插塞、第一金屬互連結(jié)構(gòu)和第二金屬互連結(jié)構(gòu)實現(xiàn)CMOS控制電路和MEMS器件相連，不但減小了接觸電阻，而且有利于MEMS器件和CMOS控制電路集成化制作。
[0025]進(jìn)一步，所述第一通孔的側(cè)壁為傾斜側(cè)壁，且第一通孔的開口的寬度大于第一通孔底部的寬度，所述第一通孔的側(cè)壁與第一半導(dǎo)體襯底表面的夾角為80?90度，由于第一通孔的深度較深，因此在后續(xù)在第一通孔的側(cè)壁形成隔離層在第一通孔內(nèi)形成導(dǎo)電材料時，能防止沉積隔離層材料和導(dǎo)電材料時堵塞第一通孔的開口。
[0026]相應(yīng)的，本發(fā)明的MEMS器件具有較高的集成度。

【專利附圖】

【附圖說明】
[0027]圖1?圖8為本發(fā)明第一實施例MEMS器件的形成過程的剖面結(jié)構(gòu)示意圖；
[0028]圖9?圖13為本發(fā)明第二實施例MEMS器件的形成過程的剖面結(jié)構(gòu)示意圖。

【具體實施方式】
[0029]現(xiàn)有技術(shù)的微機(jī)電裝置采用兩個半導(dǎo)體襯底制作，其中一個半導(dǎo)體襯底用于制作控制電路，另一個半導(dǎo)體襯底用于制作MEMS器件，然后將兩個半導(dǎo)體襯底并列排布在引線框架內(nèi)，并通過引線鍵合實現(xiàn)控制電路和MEMS器件的電連接，因此，現(xiàn)有的微機(jī)電裝置的體積較大，從而微機(jī)電裝置的集成度不高，無法滿足應(yīng)用中便攜性的要求。并且，采用引線鍵合的方式電連接控制電路和MEMS器件時，容易造成接觸點處的接觸不良，提高了接觸電阻，不利于微機(jī)電裝置性能的提高。
[0030]因此，發(fā)明人提供了一種MEMS器件及其形成方法，在形成MEMS器件時，現(xiàn)在第一半導(dǎo)體襯底上形成CMOS控制電路，然后將第二半導(dǎo)體襯底和第一半導(dǎo)體襯底鍵合，在第二半導(dǎo)體襯底中形成MEMS器件的可動電極，從而提高M(jìn)EMS器件的集成度。另外，通過在第二半導(dǎo)體襯底中形成第一通孔，在第一通孔側(cè)壁形成隔離層，在第一通孔中形成導(dǎo)電插塞，導(dǎo)電插塞通過第一金屬互連結(jié)構(gòu)和第二金屬互連結(jié)構(gòu)分別于CMOS控制電路和MEMS器件相連，減小了接觸電阻。
[0031]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細(xì)的說明。在詳述本發(fā)明實施例時，為便于說明，示意圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應(yīng)限制本發(fā)明的保護(hù)范圍。此外，在實際制作中應(yīng)包含長度、寬度及深度的三維空間尺寸。
[0032]第一實施例
[0033]圖1?圖8為本發(fā)明第一實施例MEMS器件的形成過程的剖面結(jié)構(gòu)示意圖。
[0034]首先，請參考圖1，提供第一半導(dǎo)體襯底200，所述第一半導(dǎo)體襯底200中形成有CMOS控制電路(圖中未不出);在第一半導(dǎo)體襯底200上形成第一介質(zhì)層201,所述第一介質(zhì)層201中具有第一金屬互連結(jié)構(gòu)203，第一金屬互連結(jié)構(gòu)203與CMOS控制電路相連；在部分第一介質(zhì)層201上形成犧牲層23 ;形成覆蓋所述第一介質(zhì)層201和犧牲層23的鍵合層202。
[0035]所述第一半導(dǎo)體襯底200的材料為單晶硅(Si )、單晶鍺(Ge )、或硅鍺(GeSi )、碳化娃(SiC);也可以是絕緣體上娃(SOI),絕緣體上鍺(GOI);或者還可以為其它的材料,例如砷化鎵等II1- V族化合物。本實施例中，所述第一半導(dǎo)體襯底200的材料為單晶硅。
[0036]第一半導(dǎo)體襯底200中形成有CMOS控制電路，所述CMOS控制電路用于給MEMS器件提供控制信號，并接受和處理MEMS器件產(chǎn)生的電信號。所述CMOS控制電路采用現(xiàn)有的CMOS制作工藝形成。
[0037]在第一半導(dǎo)體襯底200上形成CMOS控制電路后，在所述半導(dǎo)體襯底200上形成第一介質(zhì)層201，第一介質(zhì)層201覆蓋所述CMOS控制電路，所述介質(zhì)層的材料可以為氧化硅、氮化娃、低K介電材料或其他合適的材料等。第一介質(zhì)層201中形成有第一金屬互連結(jié)構(gòu)203，第一金屬互連結(jié)構(gòu)203與CMOS控制電路電連接，所述第一金屬互連結(jié)構(gòu)203可以為單層金屬互連層，第一金屬互連結(jié)構(gòu)203也可以為金屬插塞和金屬互連層構(gòu)成。在本發(fā)明的其他實施例中，所述第一金屬互連結(jié)構(gòu)也可以有部分位于第一介質(zhì)層上。
[0038]后續(xù)在去除所述犧牲層23后形成MEMS器件的空腔，然后可以在空腔上制作MEMS器件的可動電極。所述犧牲層23的形成過程為:首先，形成覆蓋所述第一介質(zhì)層201和第一金屬互連結(jié)構(gòu)203的犧牲薄膜；然后刻蝕去除部分所述犧牲薄膜，剩余的犧牲薄膜作為犧牲層23。
[0039]本實施例中，在形成犧牲層23后，然后形成覆蓋所述第一介質(zhì)層201和犧牲層23的鍵合層202，犧牲層23表面是被部分鍵合層202覆蓋，后續(xù)將第二半導(dǎo)體襯底和鍵合層202鍵合時，第二半導(dǎo)體襯底和鍵合層23之間鍵合后更加的牢固。
[0040]所述鍵合層202的材料和犧牲層23的材料為具有不同刻蝕選擇比的材料，本實施例中，所述鍵合層202的材料為氧化硅，犧牲層23的材料為無定形碳。所述鍵合層202的材料為氧化硅，不僅提高后續(xù)鍵合時的鍵合效率和鍵合后的牢固度，而且在去除犧牲層23形成空腔時，對鍵合層202的刻蝕速率較低，不會對第二半導(dǎo)體襯底和鍵合層23的界面造成損害。需要說明的是，所述犧牲層23和鍵合層202還可以為其他合適的材料。
[0041]所述犧牲層23的厚度為0.05?50微米，后續(xù)形成的空腔的深度為0.05?50微米，滿足MEMS器件的需求。相應(yīng)的，鍵合層202的厚度要大于犧牲層23的厚度。
[0042]接著，參考圖2，提供第二半導(dǎo)體襯底204，將所述第二半導(dǎo)體襯底204與鍵合層202鍵合在一起。
[0043]所述第二半導(dǎo)體襯底204包括第一區(qū)域11和第二區(qū)域12，第二區(qū)域12位于第一區(qū)域11之間，鍵合后，所述半導(dǎo)體襯底204的第二區(qū)域12的位置與犧牲層23的位置相對應(yīng)，所述第二半導(dǎo)體襯底204的第二區(qū)域12后續(xù)用于形成MEMS器件的可動電極，所述第二半導(dǎo)體襯底204的第一區(qū)域11用于作為MEMS器件的一部分，第二半導(dǎo)體襯底204的第一區(qū)域11中后續(xù)還形成有導(dǎo)電插塞。
[0044]本發(fā)明實施例中，第二半導(dǎo)體襯底204為制備的整片晶圓，直接采用第二半導(dǎo)體襯底204作為形成MEMS器件的可動電極的材料，與采用沉積工藝形成的可動電極材料(一般為多晶硅，沉積的最大厚度只能達(dá)到4?10微米)相比，第二半導(dǎo)體襯底204能具有較厚的厚度(厚度可以根據(jù)要求切割，一般為10?200微米)，并且均勻性較好，密度較高，以滿足形成厚度較厚、質(zhì)量較重的可動電極的要求，并且第二半導(dǎo)體襯底204材料為單晶硅，單晶硅的力學(xué)性能和電學(xué)性能均要優(yōu)于多晶硅，因此采用單晶硅的第二半導(dǎo)體襯底204形成的MEMS器件的使用壽命和電學(xué)性能要優(yōu)于多晶硅形成的MEMS器件。
[0045]在將第一半導(dǎo)體襯底200和鍵合層202通過鍵合工藝連接在一起后，還包括對第二半導(dǎo)體襯底204的表面進(jìn)行減薄工藝。所述減薄工藝可以為化學(xué)機(jī)械研磨，減薄后的第二半導(dǎo)體襯底204的厚度為5?50微米，比如:5微米、10微米、20微米、30微米40微米、45微米。
[0046]所述將第二半導(dǎo)體襯底204和鍵合層202進(jìn)行鍵合的工藝為直接鍵合(fus1nbonding)。所述直接鍵合的過程為:首先清洗第二半導(dǎo)體襯底204的待鍵合表面和鍵合層202的表面，以去除第二半導(dǎo)體襯底204的待鍵合表面和鍵合層202表面的油污或其他影響鍵合的雜質(zhì)與顆粒物；然后鍵合層202和第二半導(dǎo)體襯底204的鍵合面進(jìn)行等離子體處理，以增加第二半導(dǎo)體襯底204的待鍵合表面和鍵合層202表面的氫氧鍵和/或懸掛鍵，提高鍵合的效率和鍵合后的牢固度；將第二半導(dǎo)體襯底204的待鍵合面與鍵合層202的在常溫下進(jìn)行鍵合；將鍵合后的結(jié)構(gòu)，在氧氣或氮?dú)獾沫h(huán)境中進(jìn)行退火處理，所述退火的溫度為小于等于400攝氏度。
[0047]本實施例中，第二半導(dǎo)體襯底204和鍵合層202鍵合后，兩者之間的鍵合強(qiáng)度大于1Mpa。
[0048]接著，請參考圖3，形成貫穿第二半導(dǎo)體襯底204的第一區(qū)域11與鍵合層202的若干第一通孔205,第一通孔205暴露出第一金屬互連結(jié)構(gòu)203的表面。
[0049]所述第一通孔205內(nèi)后續(xù)填充導(dǎo)電材料形成導(dǎo)電插塞，所述導(dǎo)電插塞用于連接CMOS控制電路和MEMS器件。
[0050]所述第一通孔205的側(cè)壁為傾斜側(cè)壁，且第一通孔205的開口的寬度大于第一通孔205底部的寬度，所述第一通孔205的側(cè)壁與第一半導(dǎo)體襯底200表面的夾角為80?90度，比如80度、82度、84度、85度、86度、87度，由于第一通孔的深度較深，因此在后續(xù)在第一通孔205的側(cè)壁形成隔離層在第一通孔205內(nèi)形成導(dǎo)電材料時，能防止沉積隔離層材料和導(dǎo)電材料時堵塞第一通孔205的開口。
[0051]形成第一通孔的工藝為等離子體刻蝕工藝，所述等離子體刻蝕工藝的源功率為800?1300W，偏置功率為200?400W，刻蝕腔壓力為5?40mtorr，刻蝕氣體為HBr、SF6和He。
[0052]形成第一通孔205的等離子體刻蝕工藝包括第一刻蝕工藝和第二刻蝕工藝，采用第一刻蝕工藝刻蝕所述第二半導(dǎo)體襯底204的第一區(qū)域11，形成第一子通孔，然后沿第一子通孔采用第二刻蝕工藝刻蝕所述鍵合層202，形成第二子通孔，第一子通孔和第二子通孔構(gòu)成第一通孔205。
[0053]接著，參考圖4，在第一通孔205的側(cè)壁和第二半導(dǎo)體襯底204表面形成隔離層206。
[0054]所述隔離層206用于后續(xù)形成的導(dǎo)電插塞與第二半導(dǎo)體襯底204 (或者M(jìn)EMS器件)之間的電學(xué)隔離，以及用于后續(xù)形成的第二金屬互連結(jié)構(gòu)之間的電學(xué)隔離。
[0055]所述隔離層206的形成工藝為化學(xué)氣相沉積，比如:次常壓化學(xué)汽相沉積(SACVD)或原子層沉積工藝等。
[0056]所述隔離層206的材料為氧化硅，隔離層的厚度為0.1?2微米(且小于第一通孔205的半徑)，使得隔離層206具有較佳的電學(xué)隔離性能。
[0057]在本實施例中，需要采用刻蝕工藝去除第一通孔205底部形成的隔離層材料，在刻蝕去除第一通孔205底部形成的隔離層材料后，可以采用等離子增強(qiáng)型沉積工藝(PECVD)在第二半導(dǎo)體襯底204上的隔離層上形成一層介質(zhì)層(比如:氧化層)，以使第二半導(dǎo)體襯底204上的介質(zhì)厚度增加，便于后續(xù)形成的第二金屬互連結(jié)構(gòu)之間以及與第二半導(dǎo)體襯底204之間的隔離。
[0058]在形成隔離層206后，還包括:在隔離層的表面形成阻擋層(圖中未示出)，所述阻擋層用于阻止后續(xù)第一通孔205中填充的金屬向外擴(kuò)散，所述阻擋層的材料為T1、TiN、Ta、TaN,阻擋層為一層或多層堆疊結(jié)構(gòu)。
[0059]接著，參考圖5，在第一通孔205 (參考圖4)中填充導(dǎo)電材料，形成導(dǎo)電插塞207，導(dǎo)電插塞207的下端與第一金屬互連結(jié)構(gòu)203相連。
[0060]所述導(dǎo)電材料為摻雜的多晶硅、銅、鋁或鎢，導(dǎo)電材料還可以為其他合適的材料。當(dāng)所述導(dǎo)電插塞為摻雜的多晶硅時，導(dǎo)電材料的填充工藝為原位摻雜外延工藝或沉積工藝等；當(dāng)所述導(dǎo)電插塞為金屬時，所述導(dǎo)電材料的填充工藝為電鍍、物理氣相沉積、濺射等。
[0061]形成導(dǎo)電材料的過程中，若導(dǎo)電材料還覆蓋了隔離層204的表面，則需要采用刻蝕或化學(xué)機(jī)械研磨的方式去除隔離層表面的導(dǎo)電材料。
[0062]然后，請參考圖6，在隔離層208中形成第二金屬互連結(jié)構(gòu)208，第二金屬互連結(jié)構(gòu)208的一端22與第一區(qū)域的第二半導(dǎo)體襯底204 (MEMS器件的部分結(jié)構(gòu))相連，第二金屬互連結(jié)構(gòu)208的另一端21與導(dǎo)電插塞207的上端相連。
[0063]所述第二金屬互連結(jié)構(gòu)208形成的過程為:首先在所述隔離層206中形成暴露第二半導(dǎo)體襯底204的開口 ；然后在所述開口中和隔離層206表面形成金屬層；刻蝕所述金屬層，形成第二金屬互連結(jié)構(gòu)208。
[0064]本實施例中，通過第二金屬互連結(jié)構(gòu)208、導(dǎo)電插塞207和第一金屬互連結(jié)構(gòu)203實現(xiàn)CMOS控制電路和MEMS器件相連接，第二金屬互連結(jié)構(gòu)208、導(dǎo)電插塞207和第一金屬互連結(jié)構(gòu)203相對于現(xiàn)有引線鍵合的連接方式集成度高，方便MEMS器件和CMOS電路的集成,并且接觸電阻較小。
[0065]參考圖7，形成貫穿第二半導(dǎo)體襯底204的第二區(qū)域12和部分第一介質(zhì)層202的若干第二通孔213，沿第二通孔213刻蝕去除所述第二半導(dǎo)體襯底204的第二區(qū)域12底部的犧牲層23 (參考圖6)，形成空腔210，釋放出MEMS器件的可動電極211，可動電極211和剩余的第二半導(dǎo)體襯底204共同構(gòu)成MEMS器件。
[0066]在形成第二通孔213之前，形成覆蓋所述隔離層206和第二金屬互連結(jié)構(gòu)208的第二介質(zhì)層209 ;然后圖形化所述第二介質(zhì)層209，在第二半導(dǎo)體襯底204的第二區(qū)域12上的第二介質(zhì)層209和隔離層206中形成若干暴露第二半導(dǎo)體襯底204的第二區(qū)域12的開口(圖中未示出);然后沿開口刻蝕所述第二半導(dǎo)體襯底204的第二區(qū)域12和部分第一介質(zhì)層202，形成若干第二通孔213 ;最后，沿第二通孔213刻蝕所述第二半導(dǎo)體襯底204的第二區(qū)域12底部的犧牲層23，形成空腔210，釋放出MEMS器件的可動電極211。在具體的實施例中，在釋放出MEMS器件的可動電極211后，可以去除或保留第二半導(dǎo)體襯底204的第二區(qū)域12上的第二介質(zhì)層209和隔離層206。
[0067]刻蝕去除所述犧牲層23的工藝為濕法刻蝕工藝。
[0068]最后，請參考圖8，在所述第二介質(zhì)層209上形成蓋帽層212，所述蓋帽層212用于密封所述MEMS器件。
[0069]所述蓋帽層212的形成工藝為鍵合工藝。
[0070]上述方法形成的MEMS器件，請參考圖8，包括:第一半導(dǎo)體襯底200，所述第一半導(dǎo)體襯底200中形成有CMOS控制電路；
[0071]位于第一半導(dǎo)體襯底200上的第一介質(zhì)層201,所述第一介質(zhì)層201中具有第一金屬互連結(jié)構(gòu)203，第一金屬互連結(jié)構(gòu)203與CMOS控制電路相連；
[0072]位于第一介質(zhì)層201上的鍵合層202，所述鍵合層202中具有空腔210 ；
[0073]第二半導(dǎo)體襯底204，所述第二半導(dǎo)襯底204包括第一區(qū)域11和第二區(qū)域12，第二半導(dǎo)體襯底204與鍵合層202鍵合在一起；
[0074]位于第二半導(dǎo)體襯底204第二區(qū)域12中的可動電極211，且可動電極211位于空腔210上方；
[0075]貫穿所述第二半導(dǎo)體襯底201的第一區(qū)域11與鍵合層204的若干第一通孔，所述第一通孔暴露出第一金屬互連結(jié)構(gòu)203的表面；
[0076]位于第一通孔203的側(cè)壁和第二半導(dǎo)體襯底204表面的隔離層；
[0077]填充第一通孔的導(dǎo)電插塞207,導(dǎo)電插塞207的下端與第一金屬互連結(jié)構(gòu)203相連；
[0078]位于隔離層206中的第二金屬互連結(jié)構(gòu)208，所述第二金屬互連結(jié)構(gòu)208的一端22與第二半導(dǎo)體襯底204的第一區(qū)域11相連，第二金屬互連結(jié)構(gòu)208的另一端21與導(dǎo)電插塞207的上端相連；
[0079]位于隔離層206和第二金屬互連結(jié)構(gòu)208上的第二介質(zhì)層209 ；
[0080]位于第二介質(zhì)層209上的蓋帽層212。
[0081]第二實施例
[0082]圖9?圖13為本發(fā)明第二實施例MEMS器件的形成過程的剖面結(jié)構(gòu)示意圖。需要說明的是，第二實施例中與第一實施例中相同的結(jié)構(gòu)的形成和限定僅作簡要描述，具體的描述請參考第一實施例的相關(guān)部分。
[0083]首先，請參考圖9，提供第一半導(dǎo)體襯底300，所述第一半導(dǎo)體襯底300中形成有CMOS控制電路(圖中未不出);在所述第一半導(dǎo)體襯底300上形成第一金屬互連結(jié)構(gòu)303,第一金屬互連結(jié)構(gòu)303與CMOS控制電路相連；形成覆蓋所述第一半導(dǎo)體襯底300和第一金屬互連結(jié)構(gòu)303的第一介質(zhì)層301，第一介質(zhì)層301的表面高于第一金屬互連結(jié)構(gòu)303的表面；在所述第一介質(zhì)層301形成空腔302。
[0084]第一介質(zhì)層301的材料為氧化硅或其他合適的材料，第一介質(zhì)層301高于第一金屬互連結(jié)構(gòu)303部分的厚度為0.05?5微米。在形成第一金屬互連結(jié)構(gòu)303時,可以在第一半導(dǎo)體襯底300上先形成一層介質(zhì)層，然后再介質(zhì)層中形成第一金屬互連結(jié)構(gòu)303，該介質(zhì)層作為第一介質(zhì)層301的一部分。
[0085]所述空腔302的位置與后續(xù)鍵合后的第二半導(dǎo)體襯底的第二區(qū)域相對應(yīng)，所述空腔302深度為0.05?5微米。本實施中，所述空腔302位于第一介質(zhì)層301中，所述空腔302的底部高于第一金屬互連結(jié)構(gòu)303的表面或與第一金屬互連結(jié)構(gòu)303的表面平齊。在本發(fā)明的其他實施例中，所述空腔的底部可以低于第一金屬互連結(jié)構(gòu)的表面，或者所述空腔也可以部分位于第一半導(dǎo)體襯底中。
[0086]接著，請參考圖10，提供第二半導(dǎo)體襯底304，所述第二半導(dǎo)襯底304包括第一區(qū)域11和第二區(qū)域12 ;將所述第二半導(dǎo)體襯底304與第一介質(zhì)層301鍵合在一起。
[0087]具體的鍵合工藝請參考本發(fā)明的第一實施例。
[0088]然后，請參考圖11，形成貫穿所述第二半導(dǎo)體襯底304的第一區(qū)域11和部分第一介質(zhì)層301的若干第一通孔305,所述第一通孔305暴露出第一金屬互連303結(jié)構(gòu)的表面；在所述第一通孔305的側(cè)壁和第二半導(dǎo)體襯底304表面形成隔離層306，隔離層306的材料為氧化硅。第一通孔的形成工藝和相關(guān)描述請參考第一實施例，在此不再贅述。
[0089]接著，請參考圖12，在第一通孔305 (參考圖11)中填充導(dǎo)電材料,形成導(dǎo)電插塞307,導(dǎo)電插塞307的下端與第一金屬互連結(jié)構(gòu)303相連；在所述隔離層306中形成第二金屬互連結(jié)構(gòu)308，所述第二金屬互連結(jié)構(gòu)308的一端32與第二半導(dǎo)體襯底304的第一區(qū)域相連，第二金屬互連結(jié)構(gòu)308的另一端與導(dǎo)電插塞307的上端相連。
[0090]最后，請參考圖13，形成貫穿第二半導(dǎo)體襯底304的第二區(qū)域的若干第二通孔313，釋放出MEMS器件的可動電極311，所述可動電極311位于空腔302上方；在隔離層308和第二金屬互連結(jié)構(gòu)308上形成第二介質(zhì)層309 ;在第二介質(zhì)層309上形成蓋帽層312。
[0091]上述方法形成的MEMS器件，請參考圖13，包括:第一半導(dǎo)體襯底300，所述第一半導(dǎo)體襯底300中形成有CMOS控制電路(圖中未不出);位于第一半導(dǎo)體襯底300上的第一金屬互連結(jié)構(gòu)303，第一金屬互連結(jié)構(gòu)303與CMOS控制電路相連；覆蓋第一金屬互連結(jié)構(gòu)303和第一半導(dǎo)襯底300的第一介質(zhì)層301，第一介質(zhì)層301中具有空腔302 ;第二半導(dǎo)體襯底304，所述第二半導(dǎo)襯底304包括第一區(qū)域11和第二區(qū)域12，第二半導(dǎo)體襯底304與第一介質(zhì)層301鍵合在一起；位于第二半導(dǎo)體襯底304第二區(qū)域12中的可動電極311，所述可動電極311位于空腔302上方；貫穿所述第二半導(dǎo)體襯底304的第一區(qū)域11和部分第一介質(zhì)層301的若干第一通孔，所述第一通孔暴露出第一金屬互連結(jié)構(gòu)303的表面；位于第一通孔的側(cè)壁和第二半導(dǎo)體襯底304表面的隔離層306 ;填充第一通孔的導(dǎo)電插塞307,導(dǎo)電插塞307的下端與第一金屬互連結(jié)構(gòu)303相連；位于隔離層中306的第二金屬互連結(jié)構(gòu)308,所述第二金屬互連結(jié)構(gòu)308的一端32與第二半導(dǎo)體襯底304的第一區(qū)域11相連，第二金屬互連結(jié)構(gòu)308的另一端31與導(dǎo)電插塞307的上端相連；位于隔離層306和第二金屬互連結(jié)構(gòu)308上的第二介質(zhì)層309 ;位于第二介質(zhì)層309上的蓋帽層312。
[0092]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
【權(quán)利要求】
1.一種MEMS器件的制作方法，其特征在于，包括: 提供第一半導(dǎo)體襯底和第二半導(dǎo)體襯底，所述第一半導(dǎo)體襯底中形成有CMOS控制電路，所述第二半導(dǎo)襯底包括第一區(qū)域和第二區(qū)域； 在第一半導(dǎo)體襯底上形成第一介質(zhì)層，所述第一介質(zhì)層中具有第一金屬互連結(jié)構(gòu)，第一金屬互連結(jié)構(gòu)與CMOS控制電路相連； 在部分第一介質(zhì)層上形成犧牲層； 形成覆蓋第一介質(zhì)層和犧牲層的鍵合層； 將第二半導(dǎo)體襯底與鍵合層鍵合在一起； 形成貫穿第二半導(dǎo)體襯底的第一區(qū)域與鍵合層的若干第一通孔，第一通孔暴露出第一金屬互連結(jié)構(gòu)的表面； 在第一通孔的側(cè)壁和第二半導(dǎo)體襯底表面形成隔離層； 在第一通孔中填充導(dǎo)電材料，形成導(dǎo)電插塞，導(dǎo)電插塞的下端與第一金屬互連結(jié)構(gòu)相連； 在隔離層中形成第二金屬互連結(jié)構(gòu)，第二金屬互連結(jié)構(gòu)的一端與第二半導(dǎo)體襯底的第一區(qū)域相連，第二金屬互連結(jié)構(gòu)的另一端與導(dǎo)電插塞的上端相連； 形成貫穿第二半導(dǎo)體襯底的第二區(qū)域和部分鍵合層的若干第二通孔，沿第二通孔去除所述第二半導(dǎo)體襯底的第二區(qū)域底部的犧牲層，形成空腔，釋放出MEMS器件的可動電極。
2.如權(quán)利要求1所述的MEMS器件的制作方法，其特征在于，所述隔離層的材料為氧化硅。
3.如權(quán)利要求2所述的MEMS器件的制作方法，其特征在于，隔離層的形成工藝為化學(xué)氣相沉積。
4.如權(quán)利要求1所述的MEMS器件的制作方法，其特征在于，所述鍵合層的材料為氧化娃，犧牲層的材料為無定形碳。
5.如權(quán)利要求2所述的MEMS器件的制作方法，其特征在于，所述鍵合工藝為直接鍵合。
6.如權(quán)利要求1所述的MEMS器件的制作方法，其特征在于，第一通孔的側(cè)壁為傾斜側(cè)壁，且第一通孔的開口的寬度大于第一通孔底部的寬度。
7.如權(quán)利要求6所述的MEMS器件的制作方法，其特征在于，所述第一通孔的側(cè)壁與第一半導(dǎo)體襯底表面的夾角為80?90度。
8.如權(quán)利要求6所述的MEMS器件的制作方法，其特征在于，所述第一通孔的形成工藝為等離子體刻蝕。
9.如權(quán)利要求1所述的MEMS器件的制作方法，其特征在于，所述導(dǎo)電材料為摻雜的多晶娃、銅、招或鶴。
10.如權(quán)利要求1所述的MEMS器件的制作方法，其特征在于，在釋放MEMS器件的可動電極后，還包括，在可動電極上形成蓋帽層。
11.如權(quán)利要求1所述的MEMS器件的制作方法，其特征在于，在將所述第二半導(dǎo)體襯底與鍵合層鍵合在一起之后，對所述第二半導(dǎo)體襯底進(jìn)行減薄。
12.如權(quán)利要求11所述的MEMS器件的制作方法，其特征在于，減薄后的第二半導(dǎo)體襯底的厚度為5?50微米。
13.如權(quán)利要求1所述的MEMS器件的制作方法，其特征在于，所述第一半導(dǎo)體襯底和第二半導(dǎo)體襯底的材料為單晶硅。
14.一種MEMS器件的制作方法，其特征在于，包括: 提供第一半導(dǎo)體襯底和第二半導(dǎo)體襯底，所述第一半導(dǎo)體襯底中形成CMOS控制電路，所述第二半導(dǎo)襯底包括第一區(qū)域和第二區(qū)域； 在半導(dǎo)體襯底上形成第一金屬互連結(jié)構(gòu)，第一金屬互連結(jié)構(gòu)與CMOS控制電路相連； 形成覆蓋所述第一半導(dǎo)體襯底和第一金屬互連結(jié)構(gòu)的第一介質(zhì)層； 在所述第一介質(zhì)層中形成空腔； 將所述第二半導(dǎo)體襯底與第一介質(zhì)層鍵合在一起； 形成貫穿所述第二半導(dǎo)體襯底的第一區(qū)域和部分第一介質(zhì)層的若干第一通孔，所述第一通孔暴露出第一金屬互連結(jié)構(gòu)的表面； 在所述第一通孔的側(cè)壁和第二半導(dǎo)體襯底表面形成隔離層； 在第一通孔中填充導(dǎo)電材料，形成導(dǎo)電插塞，導(dǎo)電插塞的下端與第一金屬互連結(jié)構(gòu)相連； 在所述隔離層中形成第二金屬互連結(jié)構(gòu)，所述第二金屬互連結(jié)構(gòu)的一端與第二半導(dǎo)體襯底的第一區(qū)域相連，第二金屬互連結(jié)構(gòu)的另一端與導(dǎo)電插塞的上端相連； 形成貫穿第二半導(dǎo)體襯底的第二區(qū)域的若干第二通孔，釋放出MEMS器件的可動電極，所述可動電極位于空腔上方。
15.如如權(quán)利要求14所述的MEMS器件的制作方法，其特征在于，所述隔離 層的材料為氧化硅。
16.如如權(quán)利要求14所述的MEMS器件的制作方法，其特征在于，所述空腔 的深度為0.05?5微米。
17.一種MEMS器件，其特征在于，包括: 第一半導(dǎo)體襯底，所述第一半導(dǎo)體襯底中形成有CMOS控制電路； 位于第一半導(dǎo)體襯底上的第一介質(zhì)層，所述第一介質(zhì)層中具有第一金屬互連結(jié)構(gòu)，第一金屬互連結(jié)構(gòu)與CMOS控制電路相連； 位于第一介質(zhì)層上的鍵合層，所述鍵合層中具有空腔； 第二半導(dǎo)體襯底，所述第二半導(dǎo)襯底包括第一區(qū)域和第二區(qū)域，第二半導(dǎo)體襯底與鍵合層鍵合在一起； 位于第二半導(dǎo)體襯底第二區(qū)域中的可動電極，且可動電極位于空腔上方； 貫穿所述第二半導(dǎo)體襯底的第一區(qū)域與鍵合層的若干第一通孔，所述第一通孔暴露出第一金屬互連結(jié)構(gòu)的表面； 位于第一通孔的側(cè)壁和第二半導(dǎo)體襯底表面的隔離層； 填充第一通孔的導(dǎo)電插塞，導(dǎo)電插塞的下端與第一金屬互連結(jié)構(gòu)相連； 位于隔離層中的第二金屬互連結(jié)構(gòu)，所述第二金屬互連結(jié)構(gòu)的一端與第二半導(dǎo)體襯底的第一區(qū)域相連，第二金屬互連結(jié)構(gòu)的另一端與導(dǎo)電插塞的上端相連。
18.一種MEMS器件，其特征在于，包括: 第一半導(dǎo)體襯底，所述第一半導(dǎo)體襯底中形成有CMOS控制電路； 位于第一半導(dǎo)體襯底上的第一金屬互連結(jié)構(gòu)，第一金屬互連結(jié)構(gòu)與CMOS控制電路相連； 覆蓋第一金屬互連結(jié)構(gòu)和第一半導(dǎo)襯底的第一介質(zhì)層，第一介質(zhì)層中具有空腔； 第二半導(dǎo)體襯底，所述第二半導(dǎo)襯底包括第一區(qū)域和第二區(qū)域，第二半導(dǎo)體襯底與第一介質(zhì)層鍵合在一起； 位于第二半導(dǎo)體襯底第二區(qū)域中的可動電極，所述可動電極位于空腔上方； 貫穿所述第二半導(dǎo)體襯底的第一區(qū)域和部分第一介質(zhì)層的若干第一通孔，所述第一通孔暴露出第一金屬互連結(jié)構(gòu)的表面； 位于第一通孔的側(cè)壁和第二半導(dǎo)體襯底表面的隔離層； 填充第一通孔的導(dǎo)電插塞，導(dǎo)電插塞的下端與第一金屬互連結(jié)構(gòu)相連； 位于隔離層中的第二金屬互連結(jié)構(gòu)，所述第二金屬互連結(jié)構(gòu)的一端與第二半導(dǎo)體襯底的第一區(qū)域相連，第二金屬互連結(jié)構(gòu)的另一端與導(dǎo)電插塞的上端相連。
【文檔編號】B81C1/00GK104249991SQ201310261321
【公開日】2014年12月31日 申請日期:2013年6月26日 優(yōu)先權(quán)日:2013年6月26日
【發(fā)明者】劉煊杰, 謝紅梅, 郭亮良 申請人:中芯國際集成電路制造(上海)有限公司