專利名稱：半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體制造方法，特別設(shè)計一種半導(dǎo)體微機(jī)電結(jié)構(gòu) 的制造方法。
背景技術(shù)：
現(xiàn)有的半導(dǎo)體微機(jī)電系統(tǒng)包含各種不同的半導(dǎo)體微結(jié)構(gòu)，例如不可 動的探針、流道、孔穴結(jié)構(gòu)，或是一些可動的彈簧、連桿、齒輪(剛體運動 或是撓性形變)等結(jié)構(gòu)。
將上述不同的結(jié)構(gòu)和相關(guān)的半導(dǎo)體電路相互整合，即可構(gòu)成各種不同 的半導(dǎo)體應(yīng)用。故如何藉由制造方法以提升微機(jī)械結(jié)構(gòu)各種不同的功能， 是未來半導(dǎo)體微機(jī)電系統(tǒng)的關(guān)鍵指針，也是未來進(jìn)一步研究芯片時的嚴(yán)峻 挑戰(zhàn)。若能研發(fā)改進(jìn)已知的技術(shù)，未來的發(fā)展前景無法預(yù)先估計。
目前制作微機(jī)電傳感器和啟動器系統(tǒng)經(jīng)常需要在硅基襯底上制作懸浮 式結(jié)構(gòu)。前述制程必須采用先進(jìn)的半導(dǎo)體技術(shù)，例如高深寬比干蝕刻工
藝和犧牲層(sacrificial-layer)去除工藝等專用的微機(jī)電系統(tǒng)(MEMS: Micro-Electro-Mechanical Systems)。
常見的技術(shù)，如美國發(fā)明專利說明書US6458615B1 (授權(quán)日2002年10 月l日)中公開的技術(shù)，都是在一硅基襯底上表面形成至少一內(nèi)具微機(jī)電結(jié) 構(gòu)的絕緣電路層，接著從上表面逐層蝕刻，并且經(jīng)過微機(jī)電結(jié)構(gòu)側(cè)邊緣后， 再進(jìn)行等向性(isotropic etching)硅基襯底的干法蝕刻，達(dá)到微機(jī)電結(jié)構(gòu)的懸浮狀態(tài)。
上面介紹的常見技術(shù)雖然能夠制作懸浮微機(jī)電結(jié)構(gòu)，但是卻會產(chǎn)生下 面幾項缺陷
一是其采用非等向性化學(xué)蝕刻(anisotropic dry chemical etching) 方式，利用化學(xué)反應(yīng)的方式來移除絕緣層材料，但是由于經(jīng)過微機(jī)電結(jié)構(gòu) 側(cè)邊緣后，仍要再進(jìn)行等向性化學(xué)蝕刻將硅基襯底大量蝕刻掉，故這種技 術(shù)會發(fā)生嚴(yán)重的側(cè)蝕現(xiàn)象(under cut);
二是這種常用技術(shù)的制程中，該微機(jī)電結(jié)構(gòu)一開始就曝露在制程之中， 長時間多層制程處理之后，經(jīng)常會存在微機(jī)電結(jié)構(gòu)受到污染、損傷，造成 良率過低；
三是這種制程技術(shù)在蝕刻作業(yè)完成之后，該微機(jī)電結(jié)構(gòu)已能懸浮運作， 但是卻又要以特殊機(jī)械工具將該微機(jī)電結(jié)構(gòu)表面封裝以阻絕空氣，但是由 于該微機(jī)電結(jié)構(gòu)必須確保處于懸浮狀態(tài)，先前是利用特殊模具罩設(shè)在產(chǎn)品 表面，再精密制作不碰觸懸浮微機(jī)電結(jié)構(gòu)的封裝護(hù)膜，而這一表面封裝技 術(shù)較為復(fù)雜且成本高，且無法與一般集成電路IC的封裝進(jìn)行整合。
微機(jī)電結(jié)構(gòu)制作技術(shù)的發(fā)展十分迅速，為了改進(jìn)上述諸多問題，美國 發(fā)明專利說明書US6712983B2 (授權(quán)日2004年3月30日)中提出了使用離 子蝕刻(Reactive Ion Etching,以下簡稱RIE)技術(shù)，這種技術(shù)雖然能大 幅降低側(cè)蝕現(xiàn)象(under cut)，但是由于其同樣是由上而下逐層進(jìn)行蝕刻， 且最后一次的硅基襯底大量蝕刻工作必須運用橫向蝕刻技術(shù)才能達(dá)成，故 這一改進(jìn)的技術(shù)過于麻煩復(fù)雜，且仍然通過該微機(jī)電結(jié)構(gòu)進(jìn)行大量蝕刻及 橫向蝕刻仍會有側(cè)蝕現(xiàn)象(under cut),且上面所述點微機(jī)電結(jié)構(gòu)曝露、不易于進(jìn)行封裝的問題仍然未獲得改善。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種微機(jī)電結(jié)構(gòu)的制造方法，該方法 其能有效避免側(cè)蝕現(xiàn)象，降低微機(jī)電結(jié)構(gòu)曝露在外而受到損傷的機(jī)率，并 減少封裝成本。
為解決上述技術(shù)問題，本發(fā)明的微機(jī)電結(jié)構(gòu)的制造方法，其于一硅基 襯底上表面制備至少一內(nèi)具微機(jī)電結(jié)構(gòu)的絕緣電路層，并且于絕緣電路層 上表面由內(nèi)而外依次制作一犧牲層及一阻擋層，接著在硅基襯底的下背面 制作一層蝕刻阻擋層，并從硅基襯底的下背面進(jìn)行深反應(yīng)離子蝕刻或者濕 法蝕刻出相應(yīng)的微機(jī)電結(jié)構(gòu)的空間，再依次進(jìn)行絕緣電路層、犧牲層的蝕 刻，實現(xiàn)微機(jī)電結(jié)構(gòu)的懸浮。
本發(fā)明的制作方法優(yōu)點有 (1 )本發(fā)明利用從硅基襯底的下背面進(jìn)行深反應(yīng)離子蝕刻的技術(shù)， 可讓經(jīng)過微機(jī)電結(jié)構(gòu)的蝕刻工藝的時間減少、側(cè)壁的蝕刻量降低，且配合
干式的深活性離子蝕刻(De印Reactive Ion Etching-簡稱DRIE)及干式 的離子蝕刻(Reactive Ion Etching-簡稱RIE)技術(shù)，有效避免微機(jī)電結(jié) 構(gòu)部位出現(xiàn)側(cè)蝕。先于絕緣電路層上表面由內(nèi)而外依序制作一犧牲層及一 阻擋層，并從硅基襯底之下背面進(jìn)行深反應(yīng)離子蝕刻形成相應(yīng)該微機(jī)電結(jié) 構(gòu)之空間，再依序進(jìn)行絕緣電路層、犧牲層的蝕刻，達(dá)成微機(jī)電之懸浮時 仍保有絕緣電路層上表面的阻擋層。
(2)本發(fā)明利用從硅基襯底的下背面進(jìn)行深反應(yīng)離子蝕刻的技術(shù)， 該絕緣電路層內(nèi)的微機(jī)電結(jié)構(gòu)從刻蝕制程開始到懸浮時，皆保證有絕緣電路層上表面的阻擋層，故本發(fā)明的制作方法能有效避免微機(jī)電結(jié)構(gòu)曝露在
外、降低受到損傷的機(jī)率；
(3) 本發(fā)明的制作方法中，由于絕緣電路層上表面的阻擋層可以直 接作為微機(jī)電結(jié)構(gòu)的封裝，故本發(fā)明能夠直接去除以往復(fù)雜、高成本的后 道封裝作業(yè)。
(4) 本發(fā)明的制作方法中，由于犧牲層是最后蝕刻的部位，可以利 用多個儲置層配合犧牲層進(jìn)行微機(jī)電結(jié)構(gòu)的厚重保留；此外，由于阻擋層 將會成為中空封裝；若是采用導(dǎo)體阻擋層，就電性共同連接導(dǎo)體阻擋層的 微機(jī)電結(jié)構(gòu)；故本發(fā)明的制造方法，能夠隨意調(diào)控微機(jī)電結(jié)構(gòu)的厚重或制 作導(dǎo)體阻擋層，有效增加微機(jī)電結(jié)構(gòu)的模式，降低成本。


下面結(jié)合附圖與具體實施方式
對本發(fā)明作進(jìn)一步詳細(xì)的說明 圖1至圖5為本發(fā)明的第一個實施例中每個步驟的結(jié)構(gòu)示意圖； 圖6至圖12為本發(fā)明的第二個實施例中每個步驟的結(jié)構(gòu)示意圖； 圖13至圖18為本發(fā)明的第三個實施例中每個步驟的結(jié)構(gòu)示意圖19至圖25為本發(fā)明的第四個實施例中每個步驟的結(jié)構(gòu)示意圖； 圖26至圖35為本發(fā)明的第五個實施例中每個步驟的結(jié)構(gòu)示意圖； 圖36至圖42為本發(fā)明的第六個實施例中每個步驟的結(jié)構(gòu)示意圖。
具體實施例方式
圖1至圖5給出了本發(fā)明的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法的第一個實施
例，具體步驟如下
(1)首先在一硅基襯底10的上表面11上制備至少一內(nèi)具微機(jī)電結(jié)構(gòu)21的絕緣電路層20，并且在絕緣電路層20上表面由內(nèi)而外依次制作一犧牲層 30和一阻擋層40 (見圖l);
(2) 接著在硅基襯底10的下背面12制作一層蝕刻阻擋層50，且蝕刻該 阻擋層50的開口51，開口51相對應(yīng)于該微機(jī)電結(jié)構(gòu)21的位置(見圖2);
(3) 并從硅基襯底10的下背面12進(jìn)行深反應(yīng)離子蝕刻(DRIE)或者濕法 蝕刻，且在硅基襯底10上定向形成相應(yīng)于微機(jī)電結(jié)構(gòu)21的空間101，刻蝕至 絕緣電路層20，使空間101到達(dá)該絕緣電路層20邊緣(見圖3);
(4) 后從硅基襯底10的空間101起，利用離子蝕刻(RIE)進(jìn)行絕緣 電路層20的定向蝕刻，直至預(yù)設(shè)的微機(jī)電結(jié)構(gòu)21，并且形成直達(dá)犧牲層 30的空間201 (見圖4);
(5) 自絕緣電路層20的空間201起，進(jìn)行犧牲層30的等向性蝕刻 (etching)，并且形成犧牲層30中相應(yīng)于微機(jī)電結(jié)構(gòu)21的空間301，使 微機(jī)電結(jié)構(gòu)21呈懸浮狀態(tài)，且微機(jī)電結(jié)構(gòu)21的上方都能保證有阻擋層 40進(jìn)行密封保護(hù)(見圖5)。
上述的第一個實施例中的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，其產(chǎn)生的有 益效果為
1. 能有效避免側(cè)蝕，利用從硅基襯底10的下背面12進(jìn)行深反應(yīng)離子 蝕刻(DRIE)或濕蝕刻的技術(shù)，可讓經(jīng)過曝露微機(jī)電結(jié)構(gòu)21的蝕刻減少、 蝕刻量降低，且配合干式的離子蝕刻(RIE)技術(shù)，有效避免微機(jī)電結(jié)構(gòu) 21部位出現(xiàn)側(cè)蝕；
2. 降低微機(jī)電結(jié)構(gòu)21曝露、降低損傷機(jī)率，并能有效減少封裝成本， 由于利用從硅基襯底10的下背面12依序進(jìn)行深反應(yīng)離子蝕刻(DRIE)、離子蝕刻(RIE)及等向性蝕刻(etching),絕緣電路層20內(nèi)的微機(jī)電結(jié)構(gòu) 21從制程開始到懸浮時，上方都能保證有阻擋層40，有效避免微機(jī)電結(jié) 構(gòu)21曝露在外、降低受到損傷的機(jī)率；更因絕緣電路層21上的阻擋層 40可以直接作為封裝，故本發(fā)明能夠直接去除以往復(fù)雜、高成本的后續(xù) 封裝作業(yè)。
圖6至圖12給出了本發(fā)明的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法的第二個實
施例，具體步驟如下
(1) 首先在一硅基襯底10的上表面11上制備至少一內(nèi)具微機(jī)電結(jié)構(gòu)21 的絕緣電路層20，并且在絕緣電路層20的上表面由內(nèi)而外依序制作一儲置 層60、 一犧牲層30 (見圖6);
(2) 在犧牲層30上制作一阻擋層40 (見圖7);
(3) 接著在硅基襯底10的下背面12制作一層蝕刻阻擋層50，且在相應(yīng) 微機(jī)電結(jié)構(gòu)21的位置蝕刻出該阻擋層50的開口51 (見圖8);
(4) 并從硅基襯底10的下背面12進(jìn)行深反應(yīng)離子蝕刻(DRIE)或者濕 法蝕刻，在硅基襯底10內(nèi)定向形成相應(yīng)于微機(jī)電結(jié)構(gòu)21的空間101，空間IOI 到達(dá)絕緣電路層20 (見圖9);
(5) 自硅基襯底10的空間101起，利用離子蝕刻(RIE)進(jìn)行絕緣電 路層20的定向蝕刻，且到達(dá)預(yù)設(shè)的微機(jī)電結(jié)構(gòu)21至，并且形成到達(dá)儲置 層60 (storing layer)的空間201 (見圖10);
(6) 自絕緣電路層20的空間201起，利用深反應(yīng)離子蝕刻(DRIE) 或離子蝕刻(RIE)進(jìn)行儲置層60的定向蝕刻，且通過預(yù)設(shè)的微機(jī)電結(jié)構(gòu) 21形成到達(dá)犧牲層30的空間601 (見圖11);(7)自儲置層60的空間601起，進(jìn)行犧牲層30的等向性蝕刻 (isotropic etching)，并且形成犧牲層30內(nèi)相應(yīng)于微機(jī)電結(jié)構(gòu)21的空 間301，使微機(jī)電結(jié)構(gòu)21位于懸浮狀態(tài)，此時，懸浮微機(jī)電結(jié)構(gòu)21—側(cè) 還留有預(yù)設(shè)厚度的儲置層60，可供使用者根據(jù)需求調(diào)控懸浮微機(jī)電結(jié)構(gòu) 21的重量、扭力等物理特性，且微機(jī)電結(jié)構(gòu)21的上方都保證有阻擋層40 的密封防護(hù)(見圖12)。
上述第二個實施例能產(chǎn)生的效果在于
1. 能有效避免側(cè)蝕(與第一個實施例相同)；
2. 降低微機(jī)電曝露、損傷機(jī)率，并能有效減少封裝成本(與第一個實 施例相同)；
3. 能夠隨意調(diào)控微機(jī)電結(jié)構(gòu)的厚重，利用若干儲置層60配合犧牲層 30就能進(jìn)行微機(jī)電結(jié)構(gòu)21的厚重保留，供使用者依照需求調(diào)控懸浮微機(jī) 電結(jié)構(gòu)21的重量、扭力等等物理特性。
圖13至圖18給出了本發(fā)明的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法的第三個實 施例，具體步驟如下
(1) 首先在一硅基襯底10的上表面11制備至少一內(nèi)具微機(jī)電結(jié)構(gòu)21 的絕緣電路層20，并且在絕緣電路層20的上表面由內(nèi)而外依序制作一儲置 層60、 一犧牲層30，且在犧牲層30上制作一倒蓋狀阻擋層40，且倒蓋狀阻 擋層40外側(cè)與儲置層60接觸(見圖13);
(2) 接著在硅基襯底10的下背面12制作一層蝕刻阻擋層50，且在相應(yīng) 微機(jī)電結(jié)構(gòu)21的位置蝕刻出阻擋層50的開口51 (見圖14);
(3) 并從硅基襯底10的下背面12進(jìn)行深反應(yīng)離子蝕刻(DRIE)，在硅基襯底10定向形成相應(yīng)于該微機(jī)電結(jié)構(gòu)21的空間101，該空間101到達(dá)該絕緣 電路層20 (見圖15); '
(4) 自硅基襯底10的空間101利用離子蝕刻(RIE)進(jìn)行絕緣電路層 20的定向蝕刻，且到達(dá)預(yù)設(shè)的微機(jī)電結(jié)構(gòu)21，并且形成到達(dá)儲置層60 的空間201 (見圖16);
(5) 自絕緣電路層20的空間201利用深反應(yīng)離子蝕刻(DRIE)或離子 蝕刻(RIE)進(jìn)行儲置層60的定向蝕刻，且通過預(yù)設(shè)的微機(jī)電結(jié)構(gòu)21形成 到達(dá)犧牲層30的空間601，而空間601位于該倒蓋狀阻擋層40與儲置層 60接觸位置之內(nèi)(見圖17);
(6) 自儲置層60的空間601起，進(jìn)行犧牲層30的等向性蝕刻 (isotropic etching),并且將犧牲層30全部去除，使微機(jī)電結(jié)構(gòu)21處 于懸浮狀態(tài)，此時，懸浮微機(jī)電結(jié)構(gòu)21 —側(cè)尚留有預(yù)設(shè)厚度的儲置層60， 可供使用者按需求調(diào)控懸浮微機(jī)電結(jié)構(gòu)21的重量、扭力等等物理特性， 且微機(jī)電結(jié)構(gòu)21的上方都保有倒蓋狀阻擋層40進(jìn)行密封保護(hù)(見圖18)。
該第三個實施例能產(chǎn)生的效果在于
1. 能有效避免側(cè)蝕(與第一個實施例相同)。
2. 降低微機(jī)電曝露、損傷機(jī)率，并能有效減少封裝成本(與第一個實 施例相同)。
3. 能夠隨意調(diào)控微機(jī)電結(jié)構(gòu)的厚重(與第一個實施例相同)。
4. 在微機(jī)電結(jié)構(gòu)21上方都有倒蓋狀阻擋層40進(jìn)行密封，不僅能提升 密封效果，且能運用倒蓋狀阻擋層40材料的選用，令倒蓋狀阻擋層40 直接作為微機(jī)電結(jié)構(gòu)21的封裝，讓本發(fā)明能夠直接去除以往復(fù)雜、高成本的后續(xù)封裝作業(yè)。
圖19至圖25給出了本發(fā)明的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法的第四個實
施例，具體步驟如下
(1) 首先在一硅基襯底10的上表面11制備至少一內(nèi)具微機(jī)電結(jié)構(gòu)21 的絕緣電路層20，并且在絕緣電路層20上表面由內(nèi)而外依序制作一儲置層 60、 一犧牲層30，且在犧牲層30上制作一倒蓋狀阻擋層40，且倒蓋狀阻擋 層40外側(cè)與儲置層60接觸，接著在硅基襯底10的下背面12制作一層蝕刻阻 擋層50，且蝕刻出刻蝕阻擋層50的開口51，該開口51相應(yīng)于該微機(jī)電結(jié)構(gòu) 21的位置(見圖19);
(2) 并從硅基襯底10的下背面12利用深反應(yīng)離子蝕刻(DRIE)或離子蝕 刻(RIE)進(jìn)行預(yù)設(shè)高度的定向蝕刻，且在硅基襯底10內(nèi)定向形成相應(yīng)于微機(jī) 電結(jié)構(gòu)21的空間102，該空間102并未到達(dá)絕緣電路層20 (見圖20);
(3) 剝離刻蝕阻擋層50，在硅基襯底10的下背面12及空間102內(nèi)制作 底部阻擋層70 (見圖21);
(4) 藉由底部阻擋層70在硅基襯底10進(jìn)行該深反應(yīng)離子蝕刻(DRIE)， 且定向蝕刻形成相應(yīng)該微機(jī)電結(jié)構(gòu)21的空間101，該空間101到達(dá)該絕緣電 路層20 (見圖22);
(5) 自硅基襯底10的空間101利用離子蝕刻(RIE)進(jìn)行絕緣電路層 20的定向蝕刻，且到達(dá)預(yù)設(shè)的微機(jī)電結(jié)構(gòu)21，并且形成到達(dá)儲置層60 的空間201 (見圖23);
(6) 自絕緣電路層20的空間201利用深反應(yīng)離子蝕刻(DRIE)或離子 蝕刻(RIE)進(jìn)行儲置層60的定向蝕刻，且通過預(yù)設(shè)的微機(jī)電結(jié)構(gòu)21形成到達(dá)犧牲層30的空間601，而空間601位于該倒蓋狀阻擋層40與儲置層 60接觸位置之內(nèi)(見圖24);
(7)自儲置層60的空間601進(jìn)行該犧牲層30的等向性蝕刻 (isotropic etching)，并且將犧牲層全部去除，使微機(jī)電結(jié)構(gòu)21處于懸 浮狀態(tài)，此時，中央懸浮微機(jī)電結(jié)構(gòu)21 —側(cè)尚留有預(yù)設(shè)厚度的儲置層60、 另一側(cè)也形成作為厚重基礎(chǔ)的懸浮硅基襯底10，可供使用者需求調(diào)控懸 浮微機(jī)電結(jié)構(gòu)21的重量、扭力等等物理特性，且微機(jī)電結(jié)構(gòu)21上方都保 有倒蓋狀阻擋層40的密封(見圖25)。 該第四實施例能產(chǎn)生的效果在于-
1. 能有效避免側(cè)蝕(如前述)。
2. 降低微機(jī)電曝露、損傷機(jī)率，并能有效減少封裝成本(如前述)。
3. 能夠隨意調(diào)控微機(jī)電結(jié)構(gòu)21的厚重，并且讓硅基襯底10也成為微 機(jī)電結(jié)構(gòu)21厚重的基礎(chǔ)，并且令微機(jī)電結(jié)構(gòu)21厚重的調(diào)變范圍增加，更 有效令產(chǎn)品設(shè)計變化更多樣。
4. 其能提升密封效果(如前述)。
圖26至圖35給出了本發(fā)明的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法的第五個實 施例，具體步驟如下
(1) 如圖26所示，首先在一硅基襯底10的上表面11制備至少一內(nèi)具微 機(jī)電結(jié)構(gòu)21的絕緣電路層20，并且在絕緣電路層20上表面制作一儲置層60， 該儲置層60具有孔洞61，且該孔洞61相應(yīng)于預(yù)設(shè)的微機(jī)電結(jié)構(gòu)21的位置；
(2) 如圖27所示，在儲置層60上制作一犧牲層30，且犧牲層30充填于 該儲置層60的孔洞61內(nèi)；(3) 如圖28所示，在犧牲層30上制作一倒蓋狀阻擋層40，且倒蓋狀阻 擋層40外側(cè)與儲置層60接觸；
(4) 如圖29所示，接著在硅基襯底10的下背面12制作一層蝕刻阻擋層 50，且蝕刻阻擋層50的開口51相應(yīng)該微機(jī)電結(jié)構(gòu)21的位置；
(5) 如圖30所示，并從硅基襯底10的下背面12利用深反應(yīng)離子蝕刻 (DRIE)或離子蝕刻(RIE)進(jìn)行預(yù)設(shè)高度的定向蝕刻，且在硅基襯底10定向形 成相應(yīng)該微機(jī)電結(jié)構(gòu)21的空間102，該空間102未到達(dá)該絕緣電路層20;
(6) 如圖31所示，剝離刻蝕阻擋層50后，在硅基襯底10的下背面12 及空間102內(nèi)制作底部阻擋層70;
(7) 如第32圖所示，藉由底部阻擋層70在硅基襯底10進(jìn)行該深反應(yīng)離 子蝕刻(DRIE)，且定向蝕刻形成相應(yīng)該微機(jī)電結(jié)構(gòu)21的空間101，該空間IOI 到達(dá)該絕緣電路層20;
(8) 如圖33所示，自硅基襯底10的空間101利用離子蝕刻(RIE) 進(jìn)行絕緣電路層20的定向蝕刻，且到達(dá)預(yù)設(shè)的微機(jī)電結(jié)構(gòu)21，并且形成 到達(dá)儲置層60的空間201;
(9) 如圖34所示，自絕緣電路層20的空間201利用深反應(yīng)離子蝕 刻(DRIE)或離子蝕刻(RIE)進(jìn)行儲置層60的定向蝕刻，且通過預(yù)設(shè)的微 機(jī)電結(jié)構(gòu)21形成到達(dá)犧牲層30的空間601，而空間601位于該倒蓋狀阻 擋層40與儲置層60接觸位置之內(nèi)，并且到達(dá)充填于該儲置層60的孔洞 61內(nèi)的犧牲層30;
(10) 如圖35所示，自儲置層60的空間601進(jìn)行該犧牲層30的等 向性蝕刻(isotropic etching),并且將犧牲層及充填于該儲置層60的孔洞內(nèi)的犧牲層全部去除，使微機(jī)電結(jié)構(gòu)21處于懸浮狀態(tài)，此時，中央
懸浮微機(jī)電結(jié)構(gòu)21 —側(cè)尚留有預(yù)設(shè)厚度的儲置層60、另一側(cè)也形成作為 厚重基礎(chǔ)的懸浮硅基襯底IO，且微機(jī)電結(jié)構(gòu)21上方都有倒蓋狀阻擋層40 的密封，另于原本相應(yīng)該儲置層60孔洞的微機(jī)電結(jié)構(gòu)21上方則沒有保留 厚重。
該第五個實施例能產(chǎn)生的效果在于
1. 有效避免側(cè)蝕(如前述)。
2. 降低微機(jī)電曝露、損傷機(jī)率，并能有效減少封裝成本(如前述)。
3. 能夠隨意調(diào)控微機(jī)電結(jié)構(gòu)21的厚重，不但讓硅基襯底10也成為微 機(jī)電結(jié)構(gòu)21厚重的基礎(chǔ)，并且令微機(jī)電結(jié)構(gòu)21可以選擇部份厚重消除、 部份厚重的增加，更有效令產(chǎn)品設(shè)計變化更多樣。
4. 能提升密封效果(如前述)。
圖36至圖42給出了本發(fā)明的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法的第六個實 施例，具體步驟如下
(1) 如圖36所示，首先在一硅基襯底10的上表面11制備至少一內(nèi)具微 機(jī)電結(jié)構(gòu)21的絕緣電路層20，并且在絕緣電路層20上表面開設(shè)若干孔洞22， 該孔洞22相應(yīng)于預(yù)設(shè)的微機(jī)電結(jié)構(gòu)21;
(2) 如圖37所示，在絕緣電路層20上制作一犧牲層30，且犧牲層30 未覆蓋在該絕緣電路層20的孔洞22;
(3) 如圖38所示，在犧牲層30上制作一倒蓋狀導(dǎo)體阻擋層80，且倒蓋 狀導(dǎo)體阻擋層80外側(cè)與絕緣電路層20接觸，且導(dǎo)體阻擋層80進(jìn)入該絕緣電 路層20的孔洞22內(nèi)與微機(jī)電結(jié)構(gòu)21實現(xiàn)電性連通，導(dǎo)體阻擋層80的材料可以是任一種金屬材料，最好為鋁、鎳、銀、銅或金等高導(dǎo)通性金屬材料；
(4) 如圖39所示，接著在硅基襯底10的下背面12制作一層蝕刻阻擋層 50，且蝕刻阻擋層50的開口51相應(yīng)該微機(jī)電結(jié)構(gòu)21的位置；
(5) 如圖40所示，并從硅基襯底10的下背面12利用深反應(yīng)離子蝕刻 (DRIE)進(jìn)行定向蝕刻，且在硅基襯底10定向形成到達(dá)該絕緣電路層20的空 間101;
(6) 如圖41所示，自硅基襯底10的空間101利用離子蝕刻(RIE) 進(jìn)行絕緣電路層20的定向蝕刻，且到達(dá)預(yù)設(shè)的微機(jī)電結(jié)構(gòu)21，并且形成 到達(dá)犧牲層30的空間201;
(7) 如圖42所示，自絕緣電路層20的空間201利用蝕刻技術(shù)將犧 牲層全部去除，使微機(jī)電結(jié)構(gòu)21處于懸浮狀態(tài)，此時，該導(dǎo)體阻擋層80 可以進(jìn)行預(yù)設(shè)至少二微機(jī)電結(jié)構(gòu)21電性連通，且封裝于微機(jī)電結(jié)構(gòu)21 上方。
該第六實施例能產(chǎn)生的效果在于
1. 有效避免側(cè)蝕(如前述)。
2. 降低微機(jī)電曝露、損傷機(jī)率，并能有效減少封裝成本(如前述)。
3. 能夠隨意調(diào)控微機(jī)電結(jié)構(gòu)的厚重(如前述)。
4. 能提升密封效果(如前述)。
5. 能利用導(dǎo)體阻擋層80進(jìn)行預(yù)設(shè)至少二微機(jī)電結(jié)構(gòu)21電性連通，而 且完全不會影響原本微機(jī)電結(jié)構(gòu)的設(shè)計。
綜上所述，本發(fā)明的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，其先在絕緣電路 層上表面由內(nèi)而外依序制作一犧牲層及一阻擋層，接著在硅基襯底的下背面制作一層蝕刻阻擋層，并從硅基襯底的下背面進(jìn)行深反應(yīng)離子蝕刻形成 相應(yīng)該微機(jī)電結(jié)構(gòu)的空間，再依序進(jìn)行絕緣電路層、犧牲層的蝕刻，使微 機(jī)電結(jié)構(gòu)處于懸浮狀態(tài)。藉此，有效避免側(cè)蝕，而且微機(jī)電曝露在外、受 到損傷的機(jī)率低，更能減少最后封裝成本。在上述所有的實施例中，還可 以在絕緣電路層制備完成后，增加一磨薄硅基襯底的工序。
上述導(dǎo)體阻擋層的材料可以是鋁、銀、鎳、銅或金等高導(dǎo)通性金屬材 料，并且直接與微機(jī)電結(jié)構(gòu)電性連通。
值得一提的是，干式的深活性離子蝕刻(De印Reactive Ion Etching, 以下簡稱DRIE)， DRIE是近年來相當(dāng)受到重視的非等向性體蝕刻技術(shù)，其利 用蝕刻的過程中所形成的保護(hù)層，來防止側(cè)壁被蝕刻，以達(dá)到非等向性蝕 刻的目的，因此蝕刻的結(jié)構(gòu)形狀，不會受到晶格面的影響且沒有凸角底切 的特性，因此可以蝕刻出任意形狀的孔洞或凸塊；另外，利用蝕刻延遲(RIE lag)的特性，還可以在基材表面制造多重高度。
權(quán)利要求
1、一種半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，其特征在于先在一硅基襯底的上表面制備至少一內(nèi)具微機(jī)電結(jié)構(gòu)的絕緣電路層，而后在所述絕緣電路層的上表面朝外依次制作至少一犧牲層及至少一阻擋層，接著在所述硅基襯底的下背面制作一層蝕刻阻擋層，刻蝕所述刻蝕阻擋層形成刻蝕阻擋層的開口，并從所述硅基襯底的下背面進(jìn)行硅基襯底蝕刻形成相應(yīng)所述微機(jī)電結(jié)構(gòu)的空間，再自所述空間依序由下而上進(jìn)行蝕刻到達(dá)阻擋層，使微機(jī)電結(jié)構(gòu)懸浮。
2、 按照權(quán)利要求l所述的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，其特征在 于在完成所述絕緣電路層的制備后，磨薄所述硅基襯底，所述硅基襯底 的下背面的刻蝕為深反應(yīng)離子蝕刻或濕蝕刻。
3、 按照權(quán)利要求l所述的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，其特征在于: 所述硅基襯底的下背面蝕刻阻擋層的開口相應(yīng)所述微機(jī)電結(jié)構(gòu)的位置，并 令硅基襯底的下背面的空間到達(dá)該絕緣電路層。
4、 按照權(quán)利要求1所述的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，其特征在 于所述絕緣電路層的刻蝕采用離子蝕刻工藝進(jìn)行定向蝕刻，且到達(dá)所述 犧牲層；所述犧牲層則進(jìn)行等向性蝕刻。
5、 按照權(quán)利要求1所述的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，其特征在 于在絕緣電路層的上表面開設(shè)多個孔洞，所述孔洞相應(yīng)于預(yù)設(shè)的微機(jī)電 結(jié)構(gòu)；且所述絕緣電路層上的犧牲層未覆蓋于孔洞上；在所述犧牲層上制 作導(dǎo)體阻擋層，且所述導(dǎo)體阻擋層外側(cè)與所述絕緣電路層接觸，而所述導(dǎo) 體阻擋層進(jìn)入所述絕緣電路層的孔洞內(nèi)與微機(jī)電結(jié)構(gòu)電性連通，所述導(dǎo)體阻擋層在犧牲層蝕刻去除后，形成預(yù)設(shè)至少二微機(jī)電結(jié)構(gòu)的電性連通。
6、 按照權(quán)利要求5所述的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，其特征在于: 所述導(dǎo)體阻擋層采用任一種金屬材料。
7、 一種半導(dǎo)體微型結(jié)構(gòu)制造方法，其特征在于先在一硅基襯底上 表面制備至少一內(nèi)具微機(jī)電結(jié)構(gòu)的絕緣電路層，在絕緣電路層上表面由內(nèi) 而外依序制作至少一儲置層、至少一犧牲層及至少一阻擋層；接著在硅基襯底的下背面制作一層蝕刻阻擋層，刻蝕出蝕刻阻擋層的 開口 ，并從硅基襯底的下背面進(jìn)行所述硅基襯底蝕刻形成相應(yīng)該微機(jī)電結(jié) 構(gòu)的空間；利用離子蝕刻進(jìn)行所述絕緣電路層的定向蝕刻,且蝕刻到達(dá)所述儲置層；再利用深反應(yīng)離子蝕刻或離子蝕刻進(jìn)行所述儲置層的定向蝕刻，相應(yīng) 所述微機(jī)電結(jié)構(gòu)保留預(yù)設(shè)厚度的儲置層，且蝕刻到達(dá)所述犧牲層；進(jìn)行所述犧牲層的等向性蝕刻，使微機(jī)電結(jié)構(gòu)處于懸浮狀態(tài)，且微機(jī) 電結(jié)構(gòu)上保留預(yù)設(shè)的儲置層，且所述阻擋層密封于所述微機(jī)電結(jié)構(gòu)上方。
8、 按照權(quán)利要求7所述的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，其特征在 于在完成所述絕緣電路層的制備后，磨薄所述硅基襯底，所述硅基襯底 的下背面的刻蝕為深反應(yīng)離子蝕刻或濕蝕刻。
9、 按照權(quán)利要求7所述的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，其特征在 于所述阻擋層為倒蓋狀，且倒蓋狀阻擋層外側(cè)與所述儲置層接觸。
10、 按照權(quán)利要求7所述的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，其特征在 于采用深反應(yīng)離子蝕刻或離子蝕刻進(jìn)行所述儲置層的定向蝕刻。
11、 按照權(quán)利要求7所述的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，其特征在于: 先在硅基襯底定向刻蝕形成相應(yīng)于所述微機(jī)電結(jié)構(gòu)的空間，所述空間未到達(dá)該絕緣電路層；剝離所述刻蝕阻擋層，在硅基襯底的下背面空間內(nèi)制作底部阻擋層； 藉由底部阻擋層在硅基襯底進(jìn)行深反應(yīng)離子蝕刻，且定向蝕刻形成相應(yīng)所述微機(jī)電結(jié)構(gòu)位置的空間，所述空間到達(dá)該絕緣電路層；最后，逐層向上蝕刻后保留預(yù)設(shè)厚度的懸浮硅基襯底作為微機(jī)電結(jié)構(gòu)的厚重基礎(chǔ)。
12、 按照權(quán)利要求9所述的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，其特征在 于所述儲置層具有孔洞，且所述孔洞相應(yīng)預(yù)設(shè)的微機(jī)電結(jié)構(gòu)位置；在所 述儲置層上制作的犧牲層充填于所述儲置層的孔洞內(nèi)；且在所述儲置層的 孔洞內(nèi)的犧牲層蝕刻去除后，在相應(yīng)于所述儲置層孔洞的微機(jī)電結(jié)構(gòu)上方 則沒有保留的厚重。
13、 按照權(quán)利要求7所述的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，其特征在于 所述硅基襯底的下背面蝕刻阻擋層的開口相應(yīng)所述微機(jī)電結(jié)構(gòu)的位置；并 從硅基襯底的下背面進(jìn)行深反應(yīng)離子蝕刻，且在硅基襯底定向形成相應(yīng)該 微機(jī)電結(jié)構(gòu)的空間，所述空間到達(dá)所述絕緣電路層。
14、 按照權(quán)利要求7所述的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，其特征在 于所述絕緣電路層采用離子蝕刻進(jìn)行定向蝕刻，且到達(dá)所述犧牲層；所 述犧牲層則進(jìn)行等向性蝕刻。
15、 按照權(quán)利要求9所述的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，其特征在于在所述絕緣電路層上表面開設(shè)多個孔洞，所述孔洞相應(yīng)于預(yù)設(shè)的微機(jī)電結(jié)構(gòu)位置；且所述絕緣電路層上的犧牲層未覆蓋所述孔洞；在所述犧牲 層上制作導(dǎo)體阻擋層，且所述導(dǎo)體阻擋層外側(cè)與所述絕緣電路層接觸，而 所述導(dǎo)體阻擋層進(jìn)入所述絕緣電路層的孔洞內(nèi)與所述微機(jī)電結(jié)構(gòu)電性連 通，所述導(dǎo)體阻擋層在犧牲層蝕刻去除后，形成預(yù)設(shè)至少二微機(jī)電結(jié)構(gòu)電 性連通。
16、 按照權(quán)利要求15所述的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，其特征在 于所述導(dǎo)體阻擋層采用任一種金屬材料。
17、 一種半導(dǎo)體微型結(jié)構(gòu)制造方法，其特征在于在一硅基襯底一側(cè) 表面制備至少一 內(nèi)具微機(jī)電結(jié)構(gòu)的絕緣電路層，接著在絕緣電路層相對側(cè) 表面制作至少一阻擋層，接著從硅基襯底進(jìn)行深反應(yīng)離子蝕刻形成相應(yīng)于 所述微機(jī)電結(jié)構(gòu)的空間，再向阻擋層進(jìn)行蝕刻，完成微機(jī)電結(jié)構(gòu)的懸浮。
18、 按照權(quán)利要求17所述的半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，其特征在于在制備完所述絕緣電路層后，再磨薄所述硅基襯底；所述絕緣電路層 采用離子蝕刻到達(dá)所述阻擋層；所述阻擋層則進(jìn)行非等向性蝕刻。
全文摘要
本發(fā)明公開了一種半導(dǎo)體微機(jī)電結(jié)構(gòu)的制造方法，是先在一硅基襯底的上表面制備至少一內(nèi)具微機(jī)電結(jié)構(gòu)的絕緣電路層，并且在絕緣電路層上表面由內(nèi)而外依序制作一犧牲層及一阻擋層，接著在硅基襯底的下背面制作一層蝕刻阻擋層，并從硅基襯底的下背面進(jìn)行深反應(yīng)離子蝕刻或使用濕蝕刻，以形成相應(yīng)該微機(jī)電結(jié)構(gòu)的空間，再依序進(jìn)行絕緣電路層、犧牲層的蝕刻，使微機(jī)電結(jié)構(gòu)懸??；藉此，有效避免側(cè)蝕，而且微機(jī)電曝露在外、受到損傷的機(jī)率低，更能與一般集成電路封裝工藝整合以減少最后封裝成本。
文檔編號B81C1/00GK101434375SQ20071018641
公開日2009年5月20日 申請日期2007年11月16日 優(yōu)先權(quán)日2007年11月16日
發(fā)明者劉政諺, 陳曉翔 申請人:微智半導(dǎo)體股份有限公司