本發(fā)明屬于降噪，特別涉及具有主動(dòng)接收噪聲并反相抵消噪聲源的主動(dòng)降噪技術(shù)。

背景技術(shù)：

1、目前市面上現(xiàn)有的主動(dòng)降噪技術(shù)可以通過相位補(bǔ)償使有源噪聲控制完善，從而達(dá)到降噪目的，但是該種實(shí)現(xiàn)方式僅能達(dá)到對點(diǎn)削弱，接收處理一維空間，并要求有一定的傳輸距離限制，這是由于電路處理噪聲的速度不夠快造成的，導(dǎo)致降噪設(shè)備有諸多的限制；對于低頻窄帶噪聲，有源噪聲控制，即通過聲波的相消干涉原理抵消噪聲信號的方法效果更佳，自適應(yīng)降噪系統(tǒng)由此產(chǎn)生，即在產(chǎn)生抗噪聲信號的同時(shí)，根據(jù)噪聲的變化情況主動(dòng)進(jìn)行抗噪聲信號的修繕以完成有源噪聲控制，其中實(shí)時(shí)性要求極其嚴(yán)格，需要以微秒級別的速度完全有源噪聲輸出控制，邏輯門的高速運(yùn)算可以滿足這嚴(yán)格實(shí)時(shí)性要求，但是對邏輯門的高效速率利用提出了極大的挑戰(zhàn)。普通的主動(dòng)降噪技術(shù)由于采用順序執(zhí)行結(jié)構(gòu)，處理過程高度依賴主頻的增加從而提升速度，導(dǎo)致其使用的設(shè)備成本提高，過于冗余的代碼量和大規(guī)模的順序計(jì)算量使主動(dòng)降噪的效果并不理想，因此需要改進(jìn)加速運(yùn)算過程。

2、本發(fā)明設(shè)計(jì)了一種應(yīng)用于主動(dòng)降噪的加速電路設(shè)計(jì)。本發(fā)明創(chuàng)新點(diǎn)在于該應(yīng)用于主動(dòng)降噪的加速電路主要通過乘積累加單元加速電路和卷積運(yùn)算單元加速電路加速運(yùn)算過程，其中乘積累加單元加速電路利用加法樹結(jié)構(gòu)并行處理數(shù)據(jù)，實(shí)現(xiàn)一維卷積過程，同時(shí)根據(jù)上一次權(quán)值矩陣更新本次權(quán)值系數(shù)，反饋前級電路，提高約74％的運(yùn)算效率，使得次級聲源能夠加速產(chǎn)生，抵消空間噪聲；另外卷積運(yùn)算單元加速電路簡易高效轉(zhuǎn)存數(shù)據(jù)，加速整體系統(tǒng)的數(shù)據(jù)傳遞能力。

技術(shù)實(shí)現(xiàn)思路

1、本發(fā)明旨在解決以上現(xiàn)有技術(shù)的問題。提出了一種應(yīng)用于主動(dòng)降噪的加速電路。本發(fā)明的技術(shù)方案如下：

2、一種應(yīng)用于主動(dòng)降噪的加速電路，其包括：乘積累加單元mac、卷積運(yùn)算單元conv、外部數(shù)據(jù)存取模塊y_fifo、信號數(shù)據(jù)緩存模塊x_sram、權(quán)值系數(shù)數(shù)據(jù)緩存模塊w_sram、誤差信號數(shù)據(jù)緩存模塊e_sram、數(shù)據(jù)分發(fā)器、數(shù)據(jù)分配器和數(shù)據(jù)整合器，所述乘積累加單元采用加法樹結(jié)構(gòu)，用于實(shí)現(xiàn)一維卷積過程；所述卷積運(yùn)算單元用于實(shí)現(xiàn)多組乘積累加單元累計(jì)疊加，提取噪聲特征矩陣，輸出給外部數(shù)據(jù)存取模塊；所述外部數(shù)據(jù)存取模塊用于將結(jié)果數(shù)據(jù)存入供外部控制器讀??；所述信號數(shù)據(jù)緩存模塊用于存儲(chǔ)原始噪聲數(shù)據(jù)；所述權(quán)值系數(shù)數(shù)據(jù)緩存模塊用于存儲(chǔ)上一次乘積累加單元的加權(quán)系數(shù)，及用于和信號數(shù)據(jù)緩存模塊中的原始噪聲數(shù)據(jù)做比例系數(shù)；所述誤差信號數(shù)據(jù)緩存模塊用于存儲(chǔ)原始數(shù)據(jù)和反饋數(shù)據(jù)的偏差量，做結(jié)果的小幅度調(diào)整；所述數(shù)據(jù)分發(fā)器用于將一段序列值拆分為多個(gè)子序列單元，傳輸給數(shù)據(jù)分配器；所述數(shù)據(jù)分配器用于將子序列單元鏡像復(fù)制給每一個(gè)輸出端口，傳遞子序列單元給乘積累加單元和卷積運(yùn)算單元；所述數(shù)據(jù)整合器用于將乘積累加單元的結(jié)果整合為一個(gè)新的序列反饋給權(quán)值系數(shù)數(shù)據(jù)緩存模塊。

3、進(jìn)一步的，所述乘積累加單元由乘法器、加法器和d觸發(fā)器組成，所述乘法器為雙輸入端口器件，將數(shù)據(jù)a和數(shù)據(jù)b相乘輸出乘數(shù)mult傳遞給加法器，所述加法器同樣屬于雙輸入端口器件，所述d觸發(fā)器通過全局時(shí)鐘控制，在每個(gè)時(shí)鐘上升沿傳遞一次d觸發(fā)器鎖存數(shù)據(jù)，輸出的數(shù)據(jù)將分路反饋給加法器，與下一次mult乘數(shù)相加，乘積累加單元對應(yīng)運(yùn)算公式為：out＝out+a*b，時(shí)鐘頻率為33mhz，觸發(fā)傳遞一次的耗時(shí)為30ns。

4、進(jìn)一步的，所述卷積運(yùn)算單元由乘法器和加法器組成，兩組乘法器和一組加法器組成前置權(quán)值系數(shù)運(yùn)算結(jié)果，最后將所有加法器的結(jié)果求和，輸出噪聲特征結(jié)果，傳輸給外部數(shù)據(jù)存取模塊，通過乘積累加單元加速電路傳遞更新的權(quán)值系數(shù)，卷積運(yùn)算單元電路可以在同一周期內(nèi)獲取到最新的權(quán)值系數(shù)，保證抵消噪聲的實(shí)時(shí)性。

5、進(jìn)一步的，所述外部數(shù)據(jù)存取模塊內(nèi)部帶有兩個(gè)高速移位器，高速移位器采用d觸發(fā)器結(jié)構(gòu)，采用200mhz觸發(fā)時(shí)鐘，能夠快速順序存儲(chǔ)輸入數(shù)據(jù)和方便外部控制器順序讀取數(shù)據(jù)。

6、進(jìn)一步的，所述信號數(shù)據(jù)緩存模塊用于預(yù)處理原始噪聲數(shù)據(jù)，將采集到的原始噪聲數(shù)據(jù)提前在信號數(shù)據(jù)緩存模塊中做順序編號處理，用于數(shù)據(jù)分發(fā)器分割數(shù)據(jù)序列。

7、進(jìn)一步的，所述權(quán)值系數(shù)數(shù)據(jù)緩存模塊用于接收數(shù)據(jù)整合器的數(shù)據(jù)，數(shù)據(jù)整合器整合所述乘積累加單元組成的陣列數(shù)據(jù)，權(quán)值系數(shù)數(shù)據(jù)緩存模塊將對權(quán)值系數(shù)數(shù)據(jù)進(jìn)行預(yù)處理。

8、進(jìn)一步的，所述誤差信號數(shù)據(jù)緩存模塊輸入所述數(shù)據(jù)分發(fā)器，對原始噪聲進(jìn)行誤差分析，以便于所述乘積累加單元對比更新權(quán)值系數(shù)。

9、進(jìn)一步的，所述乘積累加單元的兩個(gè)輸入端口接收所述誤差信號數(shù)據(jù)緩存模塊和所述權(quán)值系數(shù)數(shù)據(jù)緩存模塊數(shù)據(jù)，將其進(jìn)行相乘再與上一次的d觸發(fā)器保存的結(jié)果負(fù)反饋相加，最終輸出給所述數(shù)據(jù)整合器。

10、進(jìn)一步的，所述卷積運(yùn)算單元的兩個(gè)輸入端口接收所述信號數(shù)據(jù)緩存模塊和所述權(quán)值系數(shù)數(shù)據(jù)緩存模塊的數(shù)據(jù)，先是乘法運(yùn)算，對應(yīng)噪聲在各噪點(diǎn)的頻率幅度系數(shù)進(jìn)行系數(shù)相乘，再通過級聯(lián)加法器進(jìn)行加權(quán)運(yùn)算，最終輸出給所述外部數(shù)據(jù)存取模塊。

11、進(jìn)一步的，所述卷積運(yùn)算單元conv由乘法器和加法器組成，兩組乘法器和一組加法器組成前置權(quán)值系數(shù)運(yùn)算結(jié)果，最后將所有加法器的結(jié)果求和，外部數(shù)據(jù)存取模塊y_fifo采用異步時(shí)鐘域進(jìn)行數(shù)據(jù)傳輸?shù)南热胂瘸鲭p口緩沖器，能夠?qū)λ鼍矸e運(yùn)算單元conv傳遞的數(shù)據(jù)進(jìn)行緩存，將數(shù)據(jù)集中防止數(shù)據(jù)丟失，信號數(shù)據(jù)緩存模塊x_sram、權(quán)值系數(shù)數(shù)據(jù)緩存模塊w_sram、誤差信號數(shù)據(jù)緩存模塊e_sram采用靜態(tài)隨機(jī)存取存儲(chǔ)器設(shè)計(jì)，該設(shè)計(jì)相較于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器dram設(shè)計(jì)擁有更高的緩存速度，用于存儲(chǔ)小批量數(shù)據(jù)更快，不需要刷新操作來重新緩存數(shù)據(jù)，數(shù)據(jù)分發(fā)器是將1個(gè)數(shù)據(jù)根據(jù)外部需要統(tǒng)一時(shí)間傳遞相同數(shù)據(jù)給各個(gè)輸出端口，數(shù)據(jù)分配器使用地址選址的數(shù)據(jù)線來選擇多個(gè)數(shù)據(jù)中的某一個(gè)數(shù)據(jù)進(jìn)行傳輸?shù)捷敵龆丝?，?shù)據(jù)整合器是將外部多個(gè)傳入的數(shù)據(jù)根據(jù)一定順序?qū)?shù)據(jù)合并傳輸?shù)捷敵龆丝凇?/p>

12、本發(fā)明的優(yōu)點(diǎn)及有益效果如下：

13、(1)本發(fā)明設(shè)計(jì)的乘積累加單元加速電路，利用加法樹結(jié)構(gòu)快速并行計(jì)算處理數(shù)據(jù)，實(shí)現(xiàn)一維卷積過程，同時(shí)通過反饋回路與上一次的權(quán)值矩陣做對比處理，更新本次計(jì)算權(quán)值系數(shù)，回饋于前級電路，使得運(yùn)算過程提高約74％的運(yùn)算效率，實(shí)現(xiàn)次級聲源能夠加速產(chǎn)生，更快得抵消空間噪聲。

14、(2)本發(fā)明設(shè)計(jì)的卷積運(yùn)算單元加速電路，利用分布式網(wǎng)絡(luò)高效快速轉(zhuǎn)存數(shù)據(jù)，加速整體系統(tǒng)的數(shù)據(jù)傳遞能力，并且能夠在同一周期內(nèi)更新獲取到最新的權(quán)值系數(shù)，不必于下一周期完成，提高降噪系統(tǒng)的實(shí)時(shí)性。

技術(shù)特征：

1.一種應(yīng)用于主動(dòng)降噪的加速電路，其特征在于，包括：乘積累加單元mac、卷積運(yùn)算單元conv、外部數(shù)據(jù)存取模塊y_fifo、信號數(shù)據(jù)緩存模塊x_sram、權(quán)值系數(shù)數(shù)據(jù)緩存模塊w_sram、誤差信號數(shù)據(jù)緩存模塊e_sram、數(shù)據(jù)分發(fā)器、數(shù)據(jù)分配器和數(shù)據(jù)整合器，所述乘積累加單元采用加法樹結(jié)構(gòu)，用于實(shí)現(xiàn)一維卷積過程；所述卷積運(yùn)算單元用于實(shí)現(xiàn)多組乘積累加單元累計(jì)疊加，提取噪聲特征矩陣，輸出給外部數(shù)據(jù)存取模塊；所述外部數(shù)據(jù)存取模塊用于將結(jié)果數(shù)據(jù)存入供外部控制器讀??；所述信號數(shù)據(jù)緩存模塊用于存儲(chǔ)原始噪聲數(shù)據(jù)；所述權(quán)值系數(shù)數(shù)據(jù)緩存模塊用于存儲(chǔ)上一次乘積累加單元的加權(quán)系數(shù)，及用于和信號數(shù)據(jù)緩存模塊中的原始噪聲數(shù)據(jù)做比例系數(shù)；所述誤差信號數(shù)據(jù)緩存模塊用于存儲(chǔ)原始數(shù)據(jù)和反饋數(shù)據(jù)的偏差量，做結(jié)果的小幅度調(diào)整；所述數(shù)據(jù)分發(fā)器用于將一段序列值拆分為多個(gè)子序列單元，傳輸給數(shù)據(jù)分配器；所述數(shù)據(jù)分配器用于將子序列單元鏡像復(fù)制給每一個(gè)輸出端口，傳遞子序列單元給乘積累加單元和卷積運(yùn)算單元；所述數(shù)據(jù)整合器用于將乘積累加單元的結(jié)果整合為一個(gè)新的序列反饋給權(quán)值系數(shù)數(shù)據(jù)緩存模塊。

2.根據(jù)權(quán)利要求1所述的一種應(yīng)用于主動(dòng)降噪的加速電路，其特征在于，

3.根據(jù)權(quán)利要求1所述的一種應(yīng)用于主動(dòng)降噪的加速電路，其特征在于，所述卷積運(yùn)算單元由乘法器和加法器組成，兩組乘法器和一組加法器組成前置權(quán)值系數(shù)運(yùn)算結(jié)果，最后將所有加法器的結(jié)果求和，輸出噪聲特征結(jié)果，傳輸給外部數(shù)據(jù)存取模塊，通過乘積累加單元加速電路傳遞更新的權(quán)值系數(shù)，卷積運(yùn)算單元電路可以在同一周期內(nèi)獲取到最新的權(quán)值系數(shù)，保證抵消噪聲的實(shí)時(shí)性。

4.根據(jù)權(quán)利要求1所述的一種應(yīng)用于主動(dòng)降噪的加速電路，其特征在于，所述外部數(shù)據(jù)存取模塊內(nèi)部帶有兩個(gè)高速移位器，高速移位器采用d觸發(fā)器結(jié)構(gòu)，采用200mhz觸發(fā)時(shí)鐘，能夠快速順序存儲(chǔ)輸入數(shù)據(jù)和方便外部控制器順序讀取數(shù)據(jù)。

5.根據(jù)權(quán)利要求1所述的一種應(yīng)用于主動(dòng)降噪的加速電路，其特征在于，

6.根據(jù)權(quán)利要求1所述的一種應(yīng)用于主動(dòng)降噪的加速電路，其特征在于，

7.根據(jù)權(quán)利要求1所述的一種應(yīng)用于主動(dòng)降噪的加速電路，其特征在于，

8.根據(jù)權(quán)利要求1所述的一種應(yīng)用于主動(dòng)降噪的加速電路，其特征在于，

9.根據(jù)權(quán)利要求1所述的一種應(yīng)用于主動(dòng)降噪的加速電路，其特征在于，所述卷積運(yùn)算單元的兩個(gè)輸入端口接收所述信號數(shù)據(jù)緩存模塊和所述權(quán)值系數(shù)數(shù)據(jù)緩存模塊的數(shù)據(jù)，先是乘法運(yùn)算，對應(yīng)噪聲在各噪點(diǎn)的頻率幅度系數(shù)進(jìn)行系數(shù)相乘，再通過級聯(lián)加法器進(jìn)行加權(quán)運(yùn)算，最終輸出給所述外部數(shù)據(jù)存取模塊。

10.根據(jù)權(quán)利要求1所述的一種應(yīng)用于主動(dòng)降噪的加速電路，其特征在于，

技術(shù)總結(jié)
本發(fā)明請求保護(hù)一種應(yīng)用于主動(dòng)降噪的加速電路，所述加速電路通過乘積累加單元加速電路和卷積運(yùn)算單元加速電路加速運(yùn)算過程，其中所述乘積累加單元加速電路利用加法樹結(jié)構(gòu)并行處理數(shù)據(jù)，實(shí)現(xiàn)一維卷積過程，同時(shí)根據(jù)上一次權(quán)值矩陣更新本次權(quán)值系數(shù)，反饋前級電路，提高約74％的運(yùn)算效率，使得次級聲源能夠加速產(chǎn)生，抵消空間噪聲；所述卷積運(yùn)算單元加速電路簡易高效轉(zhuǎn)存數(shù)據(jù)，加速整體系統(tǒng)的數(shù)據(jù)傳遞能力，提高主動(dòng)噪聲控制系統(tǒng)的計(jì)算速度，具有更高效的噪聲反饋能力。

技術(shù)研發(fā)人員：冉春瀾,袁軍,馮雨恒,周賀凱,周瑀萱,楊智博,王倚妃,閆煦杭,萬柯杉,許倩
受保護(hù)的技術(shù)使用者：重慶郵電大學(xué)
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/26