本發(fā)明的實施例屬于半導體器件的領域，并且具體而言，屬于非平面晶體管的領域。

背景技術：

FinFET是繞半導體材料的薄條帶(被稱為“鰭狀部”)構建的晶體管。晶體管包括標準場效應晶體管(FET)節(jié)點/部件：柵極、柵極電介質、源極區(qū)、以及漏極區(qū)。器件的導電溝道在柵極電介質下方駐留在鰭狀部的外側上。具體而言，電流沿著鰭狀部的“側壁”和鰭狀部的頂側兩者流動。由于導電溝道基本上沿著鰭狀部的三個不同的外部、平面區(qū)域駐留，因此這種FinFET通常被稱為“三柵極”FinFET。存在其它類型的FinFET(例如，其中導電溝道主要僅沿著鰭狀部的側壁而不沿著鰭狀部的頂側駐留的“雙柵極”FinFET)。

附圖說明

根據(jù)所附權利要求、一個或多個示例實施例的以下具體實施方式、以及對應的附圖，本發(fā)明的實施例的特征和優(yōu)點將變得顯而易見，在附圖中：

圖1(a)包括有差別的鰭狀部(differential fin)晶體管的實施例的透視圖。圖1(b)包括圖1(a)的實施例的側視圖。圖1(c)包括不同的實施例，該不同的實施例包括有差別的柵極氧化物。

圖2(a)包括雙鰭狀部晶體管的實施例的透視圖。圖2(b)包括雙鰭狀部晶體管的另一個實施例的透視圖。

圖3(a)-圖3(e)例示了在本發(fā)明的實施例中使用對鰭狀部的圖案化蝕刻來產(chǎn)生有差別的鰭狀部晶體管的工藝。

圖4(a)-圖4(e)例示了在本發(fā)明的實施例中使用沉積技術來產(chǎn)生雙鰭狀部晶體管的工藝。

具體實施方式

現(xiàn)在將參照附圖，其中，類似的結構可以被提供有類似的附圖標記。為了更清楚地示出各實施例的結構，本文中所包括的附圖是對半導體/電路結構的圖解表示。因此，所制造的集成電路結構例如在顯微照片中的實際外觀可能表現(xiàn)得不同，而同時仍然包含所例示的實施例的所請求保護的結構。此外，附圖可以僅示出對于理解所例示的實施例有用的結構?？梢圆话ū绢I域公知的另外的結構，以保持附圖的清楚性。例如，并非必須要示出半導體器件的每一層?！皩嵤├薄ⅰ案鲗嵤├钡鹊戎甘具@樣描述的一個或多個實施例可以包括具體特征、結構、或特性，但并非每個實施例都必須要包括這些具體特征、結構、或特性。一些實施例可以具有針對其它實施例所描述的特征中的一些特征、全部特征、或不具有這些特征?！暗谝弧?、“第二”、“第三”等等描述了共同的對象并指示所指代的類似對象的不同實例。這些形容詞并非暗示這樣描述的對象必須以給定順序，不管是時間上的、空間上的、排序上的、還是以任何其它方式?！斑B接”可以指示元件彼此直接物理接觸或電接觸，并且“耦合”可以指示元件彼此協(xié)作或相互作用，但是它們可以或可以不直接物理接觸或電接觸。

一些片上系統(tǒng)(SoC)工藝技術使用具有過分縮放的柵極長度(Lg)的FinFET架構來提供性能和面積縮放。這種橫向縮放(即，Lg縮短)的一個負面影響在于，與最小設計規(guī)則(即，標稱大小)的低壓晶體管(例如，邏輯晶體管)相比，對低電流泄漏和高壓器件(它們兩者都包括在SoC中，并因此對于成功的SoC工藝是重要的)的支持由于這些低泄漏/高壓晶體管的不同晶體管架構而變得困難。換言之，盡管三柵極架構已經(jīng)提供了低壓、高速、邏輯器件中的亞閾值特性和短溝道效應的顯著提高，但是短溝道效應的提高由于在操作電壓下的大的柵極過驅動而并未提高高壓器件的性能。此外，盡管當柵極長度Lg過分縮放時，鰭狀部尺寸的進一步縮放對于保持亞閾值特性是重要的，但這些縮放的鰭狀部尺寸示出了降級的溝道電阻并負面地影響了高壓性能。還已經(jīng)觀察到，在高壓壓力條件下的性能降級隨著鰭狀部縮放而快速增加。

簡言之，SoC架構需要大的泄漏和性能范圍以及大范圍的操作電壓，以在單個SoC內容納低壓器件和高壓器件兩者。SoC上的低壓、高速邏輯器件需要鰭狀部尺寸的縮放(例如，較薄的鰭狀部寬度和較短的鰭狀部高度)，以改進經(jīng)縮放的柵極長度晶體管的短溝道效應。然而，隨著鰭狀部縮放(例如，較薄的鰭狀部寬度)，相同SoC上的高壓晶體管遭受高壓性能的降級，這是因為提高的閾值電壓的影響在高柵極過驅動下最小。

本文中所討論的實施例解決了在單個SoC中容納低壓開關器件(例如，低壓邏輯晶體管)和高壓開關器件(例如，輸入/輸出(I/O)晶體管)兩者的問題。

一個實施例包括具有有差別的鰭狀部寬度和高度(即，變化的鰭狀部寬度和鰭狀部高度)的器件結構，其利用經(jīng)縮放的鰭狀部尺寸的優(yōu)點來支持器件的異常亞閾值特征，并且同時具有較好的可靠性和較低的柵極誘導的漏極泄漏(GIDL)，它們兩者都是高壓器件的期望特征。用于產(chǎn)生該器件結構的工藝流程與傳統(tǒng)的三柵極形成工藝兼容。具體而言，一個實施例在溝道的源極側處具有窄的鰭狀部寬度(以改進短溝道效應)，并在相同溝道的漏極側上具有較寬的鰭狀部寬度(以減小漏極區(qū)中的柵極場，由此減小GIDL、改善壓力條件下的熱載流子效應、并改善由于較低的垂直電場而導致的器件擊穿)。這些實施例在本文中有時被稱為“有差別的鰭狀部”器件，這是因為在這些器件內，鰭狀部的一個部分在寬度上與該相同鰭狀部的另一個部分不同。鰭狀部寬度上的這種差別可以在器件的溝道內發(fā)生，其中溝道包括具有寬度過渡的鰭狀部部分。如上面緊接著描述的，較寬的部分可以較靠近于漏極。

另一個實施例包括一種在SoC上實現(xiàn)有差別的鰭狀部尺寸(即，具有不同寬度的鰭狀部)的控制方法。該方法可以產(chǎn)生其中SoC的電路包括具有不同寬度的鰭狀部(因此，不同寬度的溝道)的晶體管的實施例。例如，實施例包括第一晶體管，該第一晶體管的溝道比第二晶體管的溝道寬，由此，第一晶體管和第二晶體管兩者都在SoC的電路中。這有時在本文中被稱為“雙鰭狀部”結構，這是因為第一晶體管和第二晶體管具有不同的鰭狀部寬度(“雙鰭狀部”)，其形成具有不同寬度的溝道。

這些實施例(例如，雙鰭狀部器件和有差別的鰭狀部器件)提供優(yōu)于傳統(tǒng)器件的許多優(yōu)點，現(xiàn)在討論其中至少一些優(yōu)點。首先，較寬的鰭狀部可以顯著地提高高壓器件的性能。例如，使鰭狀部變窄1nm可以使該鰭狀部內的驅動電流以匹配的泄漏而降級10％。這是由于較窄的鰭狀部的降級的溝道電阻而引起的。因此，與傳統(tǒng)的高壓器件架構相比，有差別的和雙鰭狀部結構的實施例中的加厚的鰭狀部部分實現(xiàn)了顯著的性能增益。第二，高Vcc器件通常由于熱載流子而遭受碰撞電離，這在一段時間內會引起性能降級(例如，驅動降級)。該問題隨著較窄的鰭狀部寬度而增大。因為，碰撞電離主要發(fā)生在溝道的漏極側中，有差別的鰭狀部工藝中的較寬的鰭狀部寬度(在溝道和/或漏極中具有較寬的鰭狀部)提供了針對匹配的性能的可靠性的提高。第三，有差別的鰭狀部工藝和雙鰭狀部工藝(在下面更詳細描述)與傳統(tǒng)的CMOS制造工藝集成/兼容。這種集成在不影響低壓、高速邏輯器件的性能和亞閾值特性的情況下發(fā)生(由此實現(xiàn)高速的、低泄漏工藝)。第四，使用經(jīng)圖案化的半導體生長/沉積工藝(下面討論)來形成有差別的鰭狀部提供了在晶體管溝道內使用不同的半導體材料的靈活性。例如，晶體管可以包括加寬的溝道區(qū)，這是因為鰭狀部由與襯底(例如，Si)相同的材料形成，但由于在鰭狀部上外延生長第二材料(例如，IV或III-V族材料)而被加厚(例如，在溝道區(qū)中)。第五，經(jīng)圖案化的半導體生長可以被柵極電介質沉積代替，以提供在相同溝道內實現(xiàn)不同的柵極電介質厚度的方式。換言之，溝道可以具有鄰近源極的、具有比柵極電介質的鄰近漏極的部分薄的柵極電介質的部分。該較厚的電介質提供了較好的擊穿和可靠性特性，而同時具有鄰近源極的較薄電介質提供了較好的短溝道效應。

接下來是對各實施例的更詳細的討論。

圖1(a)包括有差別的鰭狀部晶體管100的實施例的透視圖。圖1(b)包括圖1(a)的實施例的側視圖。非平面晶體管包括鰭狀部105，該鰭狀部包括具有源極區(qū)寬度140和源極區(qū)高度135的源極區(qū)110、具有溝道區(qū)寬度126和溝道區(qū)高度127的溝道區(qū)115、具有漏極寬度125和漏極高度130的漏極區(qū)120、以及形成在溝道區(qū)115的側壁上的柵極電介質170。間隔體電介質161分隔接觸部155、160、165。為了清楚起見，柵極電介質170在圖1(b)中示出但未在圖1(a)中示出。溝道區(qū)寬度126比源極區(qū)寬度140寬。溝道區(qū)高度127比源極區(qū)高度135高。例如，在實施例中，高度135在40-150nm之間(例如，50nm、70nm、90nm、110nm、130nm)、高度127高于高度135另外的1-10nm(例如，3nm、6nm、9nm)，寬度140在4-15nm之間(例如，6nm、8nm、10nm、12nm、14nm)、并且寬度126超過寬度140另外的0.5-2nm(例如，.7nm、.9nm、1.1nm、1.3nm、1.5nm、1.7nm、1.9nm)。

如圖1(a)中示出的，漏極區(qū)寬度125比源極區(qū)寬度140寬，并且漏極區(qū)高度130比源極區(qū)高度135高，這是因為漏極區(qū)寬度125與溝道區(qū)寬度126相同，并且漏極區(qū)高度130與溝道區(qū)高度127相同。然而，在其它實施例中，可能不是這種情形，并且漏極區(qū)寬度125可以比源極區(qū)寬度140寬，但是與溝道區(qū)寬度126不同(即，較厚或較薄)。在其它實施例中，漏極區(qū)高度130可以比源極區(qū)高度135高，但是與溝道區(qū)高度127不同(即，較短或較高)。

實施例具有另外的溝道區(qū)寬度128和另外的溝道區(qū)高度129，并且溝道區(qū)寬度126比另外的溝道區(qū)寬度128寬。此外，溝道區(qū)高度127比另外的溝道區(qū)高度129高。換言之，在圖1(a)的實施例中，在溝道內存在寬度和高度差別或過渡(見位置141)，但是在其它實施例中，整個溝道主要具有均勻的寬度和高度(并且該均勻的寬度和高度可以比源極寬度140或漏極寬度125和/或源極高度135和漏極高度130中任一者或兩者寬和高)。在圖1(a)的實施例中，較薄的溝道區(qū)位于較寬的漏極區(qū)與源極區(qū)之間。在溝道區(qū)內發(fā)生過渡141的地方可以在不同的實施例中變化。例如，在一些實施例中，過渡沿著溝道發(fā)生在中途，較接近于源極、或者較接近于漏極。

在一些實施例中，可以存在多于一個的過渡。例如，圖1(a)示出了位置141處的單個鰭狀部過渡，但是其它實施例可以包括兩個或更多個過渡。例如，實施例包括鄰近源極的薄的溝道部分、與源極和漏極等距的較厚的溝道部分、以及鄰近漏極的較厚的溝道部分。過渡可以是突然的，以使得溝道的較厚部分包括大體上與溝道的較薄部分的側壁相垂直的面。然而，在其它實施例中，可以存在漸變的過渡，其較為緩慢地增加溝道朝向漏極而遠離源極的厚度。

在實施例中，溝道區(qū)包括第一材料和第二材料，并且加寬的溝道區(qū)寬度位于溝道區(qū)的其中第二材料形成在第一材料上的部分處。例如，在圖1(a)中，接近于源極，溝道區(qū)包括與包括源極的鰭狀部相同厚度的鰭狀部。鰭狀部可以包括例如硅(Si)。溝道的鄰近漏極的較厚部分包括形成在原始鰭狀部上方的外延(EPI)材料，以由此增加接近漏極的溝道部分的厚度。外延層可以包括例如IV或III-V族材料，例如SiGe。在這種實施例中，在鰭狀部與EPI層之間可以存在阻擋層等等。然而，在其它實施例中，整個溝道部分可以是單片的并包括例如Si。然而，在這種實施例中，較薄部分可以被蝕刻以達到厚度。在另一個實施例中，溝道區(qū)的較厚部分可以包括與原始鰭狀部相同的材料，在鰭狀部上可以形成僅一層材料(例如，Si)。

圖1(c)包括本發(fā)明的另一個實施例。圖1(c)描繪了包括柵極電介質的裝置，該柵極電介質包括具有第一柵極電介質高度的第一電介質部分170’以及具有第二柵極電介質高度的第二電介質部分170”，第二柵極電介質高度大于第一高度。盡管在圖1(c)的側視圖中未示出，但是電介質部分170”在包括溝道的鰭狀部部分的側壁上的等同高度處還可以比電介質部分170’厚。因此，圖1(c)的實施例可以包括具有一致的鰭狀部高度和寬度(即，不是溝道區(qū)內的有差別的鰭狀部)但具有有差別的柵極電介質的溝道。換言之，溝道可具有鄰近源極的、具有比柵極電介質的鄰近漏極的部分薄的柵極電介質的部分。該較厚的電介質提供了較好的擊穿和可靠性特性，而具有鄰近源極的較薄電介質提供了較好的短溝道效應。

其它實施例可以包括位于溝道區(qū)中的有差別的鰭狀部以及用于溝道區(qū)的有差別的柵極電介質兩者。

實施例包括具有位于SoC上的溝道區(qū)中的有差別的鰭狀部的器件，SoC包括至少兩個邏輯晶體管。因此，實施例包括容納低壓邏輯器件和高壓器件(例如，圖1(a)中的有差別的鰭狀部晶體管)兩者的單個SoC。在實施例中，至少兩個邏輯晶體管與非平面晶體管共線。因此，實施例允許單個原始鰭狀部，該原始鰭狀部隨后被處理以形成兩個邏輯晶體管以及有差別的鰭狀部晶體管。三個晶體管是共線的，因為單個長軸與每個晶體管的源極、漏極、以及溝道相交。在實施例中，圖1(a)中的非平面晶體管耦合到第一電壓源，并且至少兩個邏輯晶體管中的一個邏輯晶體管耦合到第二電壓源，第二電壓源具有比第一電壓源低的最大操作電壓。在實施例中，耦合到第一電壓源的器件耦合到輸入/輸出(I/O)節(jié)點。這種器件不是邏輯器件。

圖2(a)包括雙鰭狀部晶體管的實施例的透視圖。SoC 200包括第一非平面晶體管201，該第一非平面晶體管201包括第一鰭狀部，該第一鰭狀部包括具有第一源極區(qū)寬度225和第一源極區(qū)高度230的第一源極區(qū)210、具有第一溝道區(qū)寬度225和第一溝道區(qū)高度230的第一溝道區(qū)215、具有第一漏極寬度225和第一漏極高度230的第一漏極區(qū)220、以及形成在第一溝道區(qū)的側壁上的第一柵極電介質(未示出)。第二非平面晶體管202包括第二鰭狀部，該第二鰭狀部包括具有第二源極區(qū)寬度240和第二源極區(qū)高度235的第二源極區(qū)210’、具有第二溝道區(qū)寬度240和第二溝道區(qū)高度235的第二溝道區(qū)215’、具有第二漏極寬度240和第二漏極高度235的第二漏極區(qū)220’、以及形成在第二溝道區(qū)215’的側壁上的第二柵極電介質(未示出)。在實施例中，第一溝道區(qū)寬度225比第二溝道區(qū)寬度240寬，和/或第一溝道區(qū)高度230比第二溝道區(qū)高度235高。因此，圖2(a)公開了雙鰭狀部架構或配置。

SoC 200包括具有與第一源極區(qū)210、第一溝道區(qū)215、和第一漏極區(qū)220相交的長軸271的第一鰭狀部，以及包括與第二源極區(qū)210’、第二溝道區(qū)215’、以及第二漏極區(qū)220’相交的相同軸271的第二鰭狀部。因此，器件201和202的鰭狀部部分彼此共線。這反映了在實施例中如何從共同的單片鰭狀部獲得器件201、202(以及在其上面形成它們的鰭狀部部分)。

在圖2(a)的實施例中，第一源極區(qū)寬度225、第一溝道區(qū)寬度225、以及第一漏極寬度225全都大體上彼此相等。然而，在另一個實施例(未示出)中，第一溝道區(qū)215的溝道區(qū)寬度比第一源極區(qū)210的寬度大。在實施例中，溝道區(qū)自身可具有有差別的鰭狀部，以使得溝道區(qū)215具有變化的寬度(例如，溝道區(qū)215在漏極220附近較厚并且在源極210附近較薄)。

圖2(b)包括雙鰭狀部晶體管的實施例的透視圖。這與圖2(a)非常類似，但在器件201中包括與器件202的鰭狀部相同厚度的鰭狀部。換言之，在圖2(b)中，寬度225等于寬度240，并且高度230等于高度235。然而，柵極氧化物270比柵極氧化物270’厚，和/或比柵極氧化物270’高。

存在實施有差別的鰭狀部或雙鰭狀部工藝的許多方式。例如，圖3(a)-圖3(e)例示了使用對鰭狀部的圖案化蝕刻來產(chǎn)生有差別的鰭狀部晶體管的工藝。而作為另一個示例，圖4(a)-圖4(e)例示了使用沉積技術來產(chǎn)生雙鰭狀部晶體管的工藝。其它可能的技術是可能的。

關于圖3(a)-圖3(e)，這些附圖示出了使用底部抗反射涂層(BARC)工藝的有差別的鰭狀部圖案化技術。在晶體管的柵極區(qū)域內部使用圖案化蝕刻來產(chǎn)生有差別的鰭狀部。

具體而言，圖3(a)描繪了晶體管處理中的步驟，其中，“虛設柵極”已經(jīng)被去除，留下間隔體361之間并且在鰭狀部363上方的空隙。鰭狀部363位于襯底350上方，并且位于層間電介質(ILD)362下方。圖3(b)描繪了旋涂到鰭狀部363上的BARC層。隨后執(zhí)行成角度的離子注入364以使得BARC層的部分365(但不使BARC層的部分366)變硬。BARC層的僅一部分由于離子注入的成角度性質以及由ILD 362和間隔體361中的一個間隔體提供的屏蔽而變硬。圖3(c)描繪了其中未變硬的BARC已經(jīng)被去除而只留下BARC部分365的工藝中的點。圖3(d)隨后允許鰭狀部363在區(qū)域367處被蝕刻，以使得溝道/柵極區(qū)域中的一些(例如，50％)被蝕刻，并且溝道/柵極區(qū)域中的剩余部分未被蝕刻。圖3(e)例示了BARC部分365的去除，產(chǎn)生被蝕刻的溝道區(qū)367以及未被蝕刻的另一個溝道區(qū)368。因此，部分367比部分368薄和/或短，產(chǎn)生有差別的鰭狀部晶體管，其隨后可以經(jīng)受進一步處理(例如，傳統(tǒng)的CMOS處理)。

圖4(a)-圖4(e)提供了用于通過較寬的鰭狀部材料的外延沉積來制造有差別的鰭狀部晶體管的工藝流程概述。這允許在源極/漏極區(qū)中使用不同的半導體以及甚至代替半導體而沉積電介質從而在相同柵極中得到有差別的柵極電介質的靈活性。

具體而言，在圖4(a)中，在襯底450上提供鰭狀部463。在圖4(b)中，在鰭狀部463上形成材料(其可以與鰭狀部463中所包括的材料是相同的材料)。該材料469可以外延形成。材料可以包括IV或III-V族材料或其它材料。長度470可以基于設計目標來確定。例如，長度470可以被用作為將成為有差別的鰭狀部晶體管的材料的一部分，其中，較寬和/或較高的材料部分469用于包括溝道的子部分。長度470可以用于包括將成為有差別的鰭狀部晶體管的材料的一些或全部，其中，較寬和/或較高的材料部分469用于包括溝道的一些或全部(而不管源極和/或漏極是否還包括部分469中的任何部分)。另一個設計目標可以是形成雙鰭狀部系統(tǒng)。在這種情形下，長度470可以被制造為足夠長以形成高壓器件或較高壓器件(例如，包括在電路的I/O或時鐘部分中的晶體管)的源極、溝道、和漏極，并且部分467可以用于形成薄的鰭狀部的傳統(tǒng)的低壓器件或較低壓器件(例如，邏輯晶體管)。盡管未示出，但圖4(b)不應當被解釋為必須指示部分467緊鄰材料469。例如，在雙鰭狀部架構中，部分467可以離材料469相對長的距離，而在工藝中的較早的點仍然源自相同的鰭狀部。

在圖4(c)中，應用間隔體461。在圖4(c)中呈現(xiàn)的情形下，間隔體被布置為形成有差別的鰭狀部晶體管，例如在圖1(a)中示出的實施例。在圖4(d)中，形成柵極接觸部455，并且在圖4(e)中，形成源極接觸部460和漏極接觸部465。

如以上使用若干非詳盡的示例描述的，存在用于在晶體管內實現(xiàn)有差別的鰭狀部的各種方式。首先，工藝可以包括蝕刻半導體鰭狀部以產(chǎn)生具有形成有差別的鰭狀部的較薄/較厚鰭狀部過渡的薄的鰭狀部區(qū)域。第二，工藝可以包括在厚的鰭狀部區(qū)域中沉積半導體以產(chǎn)生有差別的鰭狀部。這允許在源極/漏極區(qū)(例如，基于Si的源極、漏極、以及溝道，其中SiGe EPI層位于鰭狀部的溝道部分中的一些或全部上)中使用不同的半導體。第三，工藝可以包括沉積電介質以形成厚的電介質區(qū)域，從而實現(xiàn)有差別的柵極電介質(由此，鰭狀部可以具有一致的寬度，但柵極電介質中的一些在源極/漏極節(jié)點中的一個附近較厚，并在源極/漏極節(jié)點中的另一個附近較薄)。第四，在柵極中對鰭狀部(例如，Si鰭狀部)的圖案化氧化可以消耗鰭狀部中的一些以產(chǎn)生較薄的鰭狀部部分。該氧化物之后可以被去除以產(chǎn)生有差別的鰭狀部。

各實施例包括半導體襯底。這種襯底可以是體半導體材料，其是晶圓的部分。在實施例中，半導體襯底是作為芯片的部分的體半導體材料，該芯片已經(jīng)從晶圓被單顆化。在實施例中，半導體襯底是形成在絕緣體上方的半導體材料(例如，絕緣體上半導體(SOI)襯底)。在實施例中，半導體襯底是諸如在體半導體材料上方延伸的鰭狀部之類的突出結構。

以下示例涉及其它實施例。

示例1包括一種裝置，包括：非平面晶體管，所述非平面晶體管包括鰭狀部，所述鰭狀部包括具有源極區(qū)寬度和源極區(qū)高度的源極區(qū)、具有溝道區(qū)寬度和溝道區(qū)高度的溝道區(qū)、具有漏極寬度和漏極高度的漏極區(qū)、以及形成在所述溝道區(qū)的側壁上的柵極電介質；其中，所述裝置包括以下各項中的至少一項：(a)所述溝道區(qū)寬度比所述源極區(qū)寬度寬，以及(b)所述柵極電介質包括在第一位置處的第一柵極電介質厚度以及在第二位置處的第二柵極電介質厚度，所述第一位置和所述第二位置位于所述側壁上的等同高度處，并且所述第一柵極電介質厚度和所述第二柵極電介質厚度彼此不相等。

在示例2中，示例1的主題可以可選地包括：其中，所述裝置包括：所述溝道區(qū)寬度比所述源極區(qū)寬度寬。

在示例3中，示例1-2的主題可以可選地包括：其中，所述溝道區(qū)高度比所述源極區(qū)高度高。

在示例4中，示例1-3的主題可以可選地包括：其中，所述漏極區(qū)寬度比所述源極區(qū)寬度寬，并且所述漏極區(qū)高度比所述源極區(qū)高度高。

在示例5中，示例1-4的主題可以可選地包括：其中，所述溝道區(qū)具有另外的溝道區(qū)寬度以及另外的溝道區(qū)高度，并且所述溝道區(qū)寬度比所述另外的溝道區(qū)寬度寬。

在示例6中，示例1-5的主題可以可選地包括：其中，所述溝道區(qū)高度比所述另外的溝道區(qū)高度高。

在示例7中，示例1-6的主題可以可選地包括：其中，所述溝道區(qū)寬度位于第一位置處，并且所述另外的溝道區(qū)寬度位于第二位置處，所述第二位置被置于所述第一位置與所述源極區(qū)之間。

在示例8中，示例1-7的主題可以可選地包括：其中，所述溝道區(qū)包括第一材料和第二材料，并且所述溝道區(qū)寬度位于所述溝道區(qū)的其中所述第二材料形成在所述第一材料上的部分處。

在示例9中，示例1-8的主題可以可選地包括襯底，所述襯底包括第一材料，其中，所述第二材料外延形成在所述第一材料上。

在示例10中，示例1-9的主題可以可選地包括：其中，所述另外的溝道區(qū)寬度位于所述溝道區(qū)的不包括所述第二材料的另外的部分處。

在示例11中，示例1-10的主題可以可選地包括：其中，所述裝置包括：所述柵極電介質包括在第一位置處的第一柵極電介質厚度以及在第二位置處的第二柵極電介質厚度，所述第一位置和所述第二位置處于所述側壁上方的相同高度，并且所述第一柵極電介質厚度和所述第二柵極電介質厚度彼此不相等。

在示例12中，示例1-11的主題可以可選地包括在片上系統(tǒng)(SoC)中，所述片上系統(tǒng)(SoC)包括至少兩個邏輯晶體管。

在示例13中，示例1-12的主題可以可選地包括：其中，所述至少兩個邏輯晶體管與所述非平面晶體管共線。

在示例14中，示例1-13的主題可以可選地包括：其中，所述非平面晶體管耦合到第一電壓源，并且所述至少兩個邏輯晶體管中的一個邏輯晶體管耦合到第二電壓源，所述第二電壓源具有比所述第一電壓源低的最大操作電壓。

在示例15中，示例1-14的主題可以可選地包括：其中，所述非平面晶體管耦合到輸入/輸出(I/O)節(jié)點。

示例16包括一種片上系統(tǒng)(SoC)，所述片上系統(tǒng)(SoC)包括：第一非平面晶體管，所述第一非平面晶體管包括第一鰭狀部，所述第一鰭狀部包括具有第一源極區(qū)寬度和第一源極區(qū)高度的第一源極區(qū)、具有第一溝道區(qū)寬度和第一溝道區(qū)高度的第一溝道區(qū)、具有第一漏極寬度和第一漏極高度的第一漏極區(qū)、以及形成在所述第一溝道區(qū)的側壁上的第一柵極電介質；以及第二非平面晶體管，所述第二非平面晶體管包括第二鰭狀部，所述第二鰭狀部包括具有第二源極區(qū)寬度和第二源極區(qū)高度的第二源極區(qū)、具有第二溝道區(qū)寬度和第二溝道區(qū)高度的第二溝道區(qū)、具有第二漏極寬度和第二漏極高度的第二漏極區(qū)、以及形成在所述第二溝道區(qū)的側壁上的第二柵極電介質；其中，所述SoC包括以下各項中的至少一項：(a)所述第一溝道區(qū)寬度比所述第二溝道區(qū)寬度寬，以及(b)所述第一柵極電介質比所述第二柵極電介質厚。

在示例17中，示例16的主題可以可選地包括：其中，所述SoC包括：所述第一溝道區(qū)寬度比所述第二溝道區(qū)寬度寬，并且所述第一溝道區(qū)高度比所述第二溝道區(qū)高度高。

在示例18中，示例16-17的主題可以可選地包括：其中(a)所述第一鰭狀部包括與所述第一源極區(qū)、所述第一溝道區(qū)、以及所述第一漏極區(qū)相交的第一長軸，(b)所述第二鰭狀部包括與所述第二源極區(qū)、所述第二溝道區(qū)、以及所述第二漏極區(qū)相交的第二長軸，并且(c)所述第一長軸與所述第二長軸共線。

在示例19中，示例16-18的主題可以可選地包括：其中，所述第一鰭狀部和所述第二鰭狀部從共同的單片鰭狀部獲得。

在示例20中，示例16-19的主題可以可選地包括：其中，所述第一源極區(qū)寬度、所述第一溝道區(qū)寬度、以及所述第一漏極寬度大體上全都彼此相等。

在示例21中，示例16-20的主題可以可選地包括：其中，所述第一溝道區(qū)具有另外的第一溝道區(qū)寬度，并且所述第一溝道區(qū)寬度比所述另外的第一溝道區(qū)寬度寬。

示例22包括一種方法，包括：在襯底上形成鰭狀部，所述鰭狀部具有第一區(qū)域、第二區(qū)域、以及第三區(qū)域，并且所述第二區(qū)域具有鄰近所述第一區(qū)域的第一位置和鄰近所述第三區(qū)域的第二位置；執(zhí)行從包括以下各項的組中選擇的動作：(a)去除所述第二區(qū)域的位于所述第一位置處的部分，以及(b)在所述鰭狀部上、在所述第二位置處形成材料；以及在所述第一區(qū)域中形成源極區(qū)，在所述第二區(qū)域中形成溝道區(qū)，以及在所述第三區(qū)域中形成漏極區(qū)；其中，所述溝道區(qū)具有在所述鰭狀部上的所述第一位置處的第一溝道區(qū)寬度以及在所述鰭狀部上的第二位置處的第二溝道寬度，所述第二溝道寬度比所述第一溝道寬度寬。

在示例23中，示例22的主題可以可選地包括：去除所述第二區(qū)域的位于所述第一位置處的部分。

在示例24中，示例21-23的主題可以可選地包括：在所述鰭狀部上、在所述第二位置處形成材料。

出于例示和說明的目的，已經(jīng)呈現(xiàn)了對本發(fā)明的實施例的前述描述。其并非旨在是詳盡的或者將本發(fā)明限制為所公開的精確形式。本說明書和所附權利要求書包括諸如左、右、頂部、底部、上方、下方、上部、下部、第一、第二、等等之類的術語，它們僅用于描述性目的，而不應當被解釋為限制性的。例如，標識相對垂直位置的術語指代其中襯底或集成電路的器件側(或有源表面)為該襯底的“頂部”表面的情形；襯底可以實際上處于任何方位，從而襯底的“頂部”側可以在標準的地球參照系中低于“底部”側，但仍落入術語“頂部”的含義內。除非明確陳述，否則如本文中(包括在權利要求中)所使用的術語“在……上”并非指示位于第二層“上”的第一層直接位于第二層上并與第二層直接接觸；在第一層與第一層上的第二層之間可以存在第三層或其它結構。本文中所描述的器件或制品的實施例可以以多個位置和方位被制造、使用、或運輸。本領域技術人員可以意識到，鑒于以上教導，許多修改和變型是可能的。本領域技術人員將認識到對附圖中所示出的各部件的各種等效組合和替代。因此，旨在本發(fā)明的范圍并非由該具體實施方式限制，而是由所附權利要求限制。