本發(fā)明實施例涉及顯示
技術(shù)領(lǐng)域：
，具體涉及一種移位寄存器及其驅(qū)動方法、柵極驅(qū)動電路。
背景技術(shù)：
：近年來，平板顯示器，如薄膜晶體管液晶顯示面板(thinfilmtransistor-liquidcrystaldisplay，tft-lcd)和有源矩陣有機(jī)發(fā)光二極管顯示面板(activematrixorganiclightemittingdiode，amoled)，由于具有重量輕，厚度薄以及低功耗等優(yōu)點，因而被廣泛應(yīng)用于電視、手機(jī)等電子產(chǎn)品中。隨著顯示技術(shù)的發(fā)展，高分辨率、窄邊框的顯示面板成為發(fā)展的趨勢，為此出現(xiàn)了陣列基板柵極驅(qū)動(gatedriveronarray，簡稱goa)技術(shù)。goa技術(shù)直接將顯示面板的柵極驅(qū)動電路集成在陣列基板上，以代替外接驅(qū)動芯片，具有成本低、工序少、產(chǎn)能高等優(yōu)點。圖1為現(xiàn)有g(shù)oa電路的等效電路圖，如圖1所示，goa電路包括：信號輸入端input、第一時鐘信號端clk、第二時鐘信號端clkb、復(fù)位端reset、電源端vss和信號輸出端out，晶體管t1～t10和電容c，其中，信號輸出端out輸出的是用于驅(qū)動?xùn)艠O的柵極信號，當(dāng)一行柵極信號輸出完成后，上拉節(jié)點pu和信號輸出端out需要下拉單元保持低電平以避免噪聲，圖1中晶體管t9和晶體管t10為下拉單元拉低上拉節(jié)點pu和信號輸出端out的電位，當(dāng)信號輸出端out輸出完成后，信號輸出端out變?yōu)榈碗娖?，晶體管t9和晶體管t10在下拉節(jié)點pd的作用下，將上拉節(jié)點pu點及信號輸出端out保持低電位，防止噪聲產(chǎn)生。由于下拉節(jié)點pd為長期脈沖信號，晶體管t9和晶體管t10的柵極均長期受到高電平偏壓的影響，使得晶體管t9和晶體管t10的閾值電壓vth發(fā)生漂移，當(dāng)晶體管t9和晶體管t10的閾值電壓漂移達(dá)到一定程度，下拉單元就不能保持上拉節(jié)點pu和信號輸出端out的低電平，無法避免噪聲，就會影響信號輸出端out的正常輸出，降低了顯示面板的工作穩(wěn)定性、使用可靠性和顯示效果。技術(shù)實現(xiàn)要素：本發(fā)明實施例所要解決的技術(shù)問題是，提供一種移位寄存器及其驅(qū)動方法、柵極驅(qū)動電路，以解決現(xiàn)有g(shù)oa電路的下拉單元的晶體管存在閾值電壓偏移的問題。為了達(dá)到本發(fā)明目的，本發(fā)明實施例提供了一種移位寄存器，包括：輸入單元、復(fù)位單元、控制單元、下拉單元和輸出單元；所述輸入單元，與信號輸入端和上拉節(jié)點連接，用于在信號輸入端的控制下，向上拉節(jié)點提供信號輸入端的信號；所述輸出單元，與第一時鐘信號端、上拉節(jié)點和信號輸出端連接，用于在上拉節(jié)點的控制下，向信號輸出端提供第一時鐘信號端的信號；所述復(fù)位單元，與復(fù)位端、電源端、信號輸出端和上拉節(jié)點連接，用于在復(fù)位端的控制下，向上拉節(jié)點和信號輸出端提供電源端的信號；所述控制單元，與第二時鐘信號端和下拉節(jié)點連接，用于在第二時鐘信號端的作用下，向下拉節(jié)點提供第二時鐘信號端的信號；所述下拉單元，與上拉節(jié)點、下拉節(jié)點、電源端、第三時鐘信號端、第四時鐘信號端和信號輸出端連接，用于在第三時鐘信號端、第四時鐘信號端和下拉節(jié)點的控制下，向上拉節(jié)點和信號輸出端提供電源端的信號；其中，第三時鐘信號端的信號和第四時鐘信號端的信號互為反相信號，且第三時鐘信號端和第四時鐘信號端的信號周期為第一時鐘信號端或第二時鐘信號端的周期的一半。進(jìn)一步地，下拉單元，包括：第一下拉單元、第二下拉單元和第三下拉單元；所述第一下拉單元，與下拉節(jié)點、第三時鐘信號端、第四時鐘信號端、電源端和上拉節(jié)點連接，用于在下拉節(jié)點、第三時鐘信號端和第四時鐘信號端的控制下，向上拉節(jié)點提供電源端的信號；所述第二下拉單元，與下拉節(jié)點、第三時鐘信號端、第四時鐘信號端、電源端和信號輸出端連接，用于在下拉節(jié)點、第三時鐘信號端和第四時鐘信號端的控制下，向信號輸出端提供電源端的信號；所述第三下拉單元，與上拉節(jié)點、下拉節(jié)點和電源端連接，用于在上拉節(jié)點的控制下，向下拉節(jié)點提供電源端的信號。進(jìn)一步地，所述第一下拉單元，包括：第九晶體管、第十晶體管、第十一晶體管和第十二晶體管；所述第九晶體管的柵極與第十一晶體管的第一極連接，第一極與電源端連接，第二極與上拉節(jié)點連接；所述第十晶體管的柵極與第十二晶體管的第二極連接，第一極與上拉節(jié)點連接，第二極與電源端連接；所述第十一晶體管的柵極與第四時鐘信號端連接，第二極與下拉節(jié)點連接；所述第十二晶體管的柵極與第三時鐘信號端連接，第一極與下拉節(jié)點連接。進(jìn)一步地，所述第二下拉單元，包括：第十三晶體管、第十四晶體管、第十五晶體管和第十六晶體管；所述第十三晶體管的柵極與第十五晶體管的第一極連接，第一極與電源端連接，第二極與信號輸出端連接；所述第十四晶體管的柵極與第十六晶體管的第二極連接，第一極與信號輸出端連接，第二極與電源端連接；所述第十五晶體管的柵極與第三時鐘信號端連接，第二極與下拉節(jié)點連接；所述第十六晶體管的柵極與第四時鐘信號端連接，第一極與下拉節(jié)點連接。進(jìn)一步地，所述第三下拉單元，包括：第六晶體管和第七晶體管；所述第六晶體管的柵極與上拉節(jié)點連接，第一極與下拉節(jié)點連接，第二極與電源端連接；所述第七晶體管的柵極與上拉節(jié)點連接，第一極與電源端連接，第二極與第八晶體管的第二極連接。進(jìn)一步地，所述控制單元，包括：第五晶體管和第八晶體管；所述第五晶體管的柵極與第八晶體管的第二極連接，第一極與第二時鐘信號端連接，第二極與下拉節(jié)點連接；所述第八晶體管的柵極和第一極與第二時鐘信號端連接。進(jìn)一步地，所述輸入單元包括第一晶體管；所述第一晶體管的柵極和第一極與信號輸入端連接，第二極與上拉節(jié)點連接；所述輸出單元包括：第二晶體管和電容；所述第二晶體管的柵極與上拉節(jié)點連接，第一極與第一時鐘信號端連接，第二極與信號輸出端連接；所述電容的一端與上拉節(jié)點連接，另一端與信號輸出端連接。進(jìn)一步地，所述復(fù)位單元包括：第三晶體管和第四晶體管；所述第三晶體管的柵極與復(fù)位端連接，第一極與上拉節(jié)點連接，第二極與電源端連接；所述第四晶體管的柵極與復(fù)位端連接，第一極與電源端連接，第二極與信號輸出端連接。另外，本發(fā)明實施例還提供一種柵極驅(qū)動電路，包括移位寄存器。另外，本發(fā)明實施例還提供一種移位寄存器的驅(qū)動方法，包括：在信號輸入端的控制下，輸入單元向上拉節(jié)點提供信號輸入端的信號；在上拉節(jié)點的控制下，輸出單元向信號輸出端提供第一時鐘信號端的信號；在復(fù)位端的控制下，復(fù)位單元向上拉節(jié)點和信號輸出端提供電源端的信號；在第二時鐘信號端的作用下，控制單元向下拉節(jié)點提供第二時鐘信號端的信號；在第三時鐘信號端、第四時鐘信號端和下拉節(jié)點的控制下，向上拉節(jié)點和信號輸出端提供電源端的信號；其中，第三時鐘信號端的信號和第四時鐘信號端的信號互為反相信號，且第三時鐘信號端和第四時鐘信號端的信號周期為第一時鐘信號端或第二時鐘信號端的信號周期的一半。本發(fā)明實施例所提供的移位寄存器及其驅(qū)動方法、柵極驅(qū)動電路，該移位寄存器包括：用于在信號輸入端的控制下，向上拉節(jié)點提供信號輸入端的信號的輸入單元；用于在上拉節(jié)點的控制下，向信號輸出端提供第一時鐘信號端的信號的輸出單元；用于在復(fù)位端的控制下，向上拉節(jié)點和信號輸出端提供電源端的信號的復(fù)位單元；用于在第二時鐘信號端的作用下，向下拉節(jié)點提供第二時鐘信號端的信號的控制單元；用于在第三時鐘信號端、第四時鐘信號端和下拉節(jié)點的控制下，向上拉節(jié)點和信號輸出端提供電源端的信號的下拉單元；本發(fā)明提供的技術(shù)方案中，移位寄存器中的下拉單元由第三時鐘信號端和第四時鐘信號端控制，由于第三時鐘信號端和第四時鐘信號端的信號周期為第一時鐘信號端的輸入信號周期的一半，使得下拉單元中的晶體管的受到高電平偏壓影響的時間降低了一半，避免下拉單元中的晶體管長期受到高電平偏壓的影響，減小了下拉單元中晶體管的閾值電壓偏移，保證了上拉節(jié)點和信號輸出端的低電平，避免了噪聲，提高了顯示面板的工作穩(wěn)定性、使用可靠性和顯示效果。當(dāng)然，實施本發(fā)明的任一產(chǎn)品或方法并不一定需要同時達(dá)到以上所述的所有優(yōu)點。本發(fā)明的其它特征和優(yōu)點將在隨后的說明書實施例中闡述，并且，部分地從說明書實施例中變得顯而易見，或者通過實施本發(fā)明而了解。本發(fā)明實施例的目的和其他優(yōu)點可通過在說明書、權(quán)利要求書以及附圖中所特別指出的結(jié)構(gòu)來實現(xiàn)和獲得。附圖說明附圖用來提供對本發(fā)明技術(shù)方案的進(jìn)一步理解，并且構(gòu)成說明書的一部分，與本申請的實施例一起用于解釋本發(fā)明的技術(shù)方案，并不構(gòu)成對本發(fā)明技術(shù)方案的限制。圖1為現(xiàn)有g(shù)oa電路的等效電路圖；圖2為本發(fā)明實施例一提供的移位寄存器的結(jié)構(gòu)示意圖；圖3為本發(fā)明實施例一提供的移位寄存器的等效電路圖；圖4為本發(fā)明實施例一提供的移位寄存器的工作時序圖；圖5為本發(fā)明實施例二提供的移位寄存器的驅(qū)動方法的流程圖。附圖標(biāo)記說明：input-信號輸入端；reset-復(fù)位端；clk-第一時鐘信號端；clkb-第二時鐘信號端；clkc-第三時鐘信號端；clkd-第四時鐘信號端；out-信號輸出端；vss-電源端；c-電容；pu-上拉節(jié)點；pd-下拉節(jié)點。具體實施方式下面結(jié)合附圖和實施例對本發(fā)明的具體實施方式作進(jìn)一步詳細(xì)描述。以下實施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍。需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互任意組合。本領(lǐng)域技術(shù)人員可以理解，本申請所有實施例中采用的晶體管均可以為薄膜晶體管或場效應(yīng)管或其他特性相同的器件。優(yōu)選地，本發(fā)明實施例中使用的薄膜晶體管可以是氧化物半導(dǎo)體晶體管。由于這里采用的晶體管的源極、漏極是對稱的，所以其源極、漏極可以互換。在本發(fā)明實施例中，為區(qū)分晶體管除柵極之外的兩極，將其中一個電極稱為第一極，另一電極稱為第二極，第一極可以為源極或者漏極，第二極可以為漏極或源極。現(xiàn)有g(shù)oa設(shè)計中，下拉單元的晶體管的柵極與下拉節(jié)點連接，由于下拉節(jié)點為長期脈沖信號，下拉單元的晶體管的柵極長期受到高電平偏壓的影響，使得下拉單元的晶體管的閾值電壓發(fā)生偏移，無法避免噪聲。為了解決現(xiàn)有設(shè)計goa設(shè)計中的下拉單元的晶體管存在閾值電壓偏移的問題，本發(fā)明實施例提供了一種移位寄存器。實施例一圖2為本發(fā)明實施例一提供的移位寄存器的結(jié)構(gòu)示意圖。如圖2所示，本發(fā)明實施例提供的移位寄存器包括：輸入單元、復(fù)位單元、控制單元、下拉單元和輸出單元。具體的，輸入單元，與信號輸入端input和上拉節(jié)點pu連接，用于在信號輸入端input的控制下，向上拉節(jié)點pu提供信號輸入端input的信號；輸出單元，與第一時鐘信號端clk、上拉節(jié)點pu和信號輸出端out連接，用于在上拉節(jié)點pu的控制下，向信號輸出端out提供第一時鐘信號端clk的信號；復(fù)位單元，與復(fù)位端reset、電源端vss、信號輸出端out和上拉節(jié)點pu連接，用于在復(fù)位端reset的控制下，向上拉節(jié)點pu和信號輸出端out提供電源端vss的信號；控制單元，與第二時鐘信號端clkb和下拉節(jié)點pd連接，用于在第二時鐘信號端clkb的作用下，控制下拉節(jié)點pd的電位；下拉單元，與上拉節(jié)點pu、下拉節(jié)點pd、電源端vss、第三時鐘信號端clkc、第四時鐘信號端clkd和信號輸出端out連接，用于在第三時鐘信號端clkc、第四時鐘信號端clkd和下拉節(jié)點pd的控制下，向上拉節(jié)點pu和信號輸出端out提供電源端vss的信號。具體的，下拉單元，包括：第一下拉單元、第二下拉單元和第三下拉單元。第一下拉單元，與下拉節(jié)點pd、第三時鐘信號端clkc、第四時鐘信號端clkd、電源端vss和上拉節(jié)點pu連接，用于在下拉節(jié)點pd、第三時鐘信號端clkc和第四時鐘信號端clkd的控制下，向上拉節(jié)點pu提供電源端vss的信號；第二下拉單元，與下拉節(jié)點pd、第三時鐘信號端clkc、第四時鐘信號端clkd、電源端vss和信號輸出端out連接，用于在下拉節(jié)點pd、第三時鐘信號端clkc和第四時鐘信號端clkd的控制下，向信號輸出端out提供電源端vss的信號；第三下拉單元，與上拉節(jié)點pu、下拉節(jié)點pd和電源端vss連接，用于在上拉節(jié)點pu的控制下，向下拉節(jié)點pd提供電源端vss的信號。其中，第三時鐘信號端clkc的信號和第四時鐘信號端clkd的信號互為反相信號，且第三時鐘信號端clkc和第四時鐘信號端clkd的信號周期為第一時鐘信號端clk或第二時鐘信號端clkb的周期的一半，需要了解的是，在每個階段中，第三時鐘信號端clkc和第四時鐘信號端clkd的信號在一半時間內(nèi)輸出高電平，另一半時間輸出低電平，其中，每個階段為時間為第一時鐘信號端clk或第二時鐘信號端clkb的工作周期的一半。具體的，第一時鐘信號端clkb的信號與第二時鐘信號端clk的信號互為反相信號。需要說明的是，第二時鐘信號端clkb的信號與第一時鐘信號端clk的信號具有180度相位差。并且優(yōu)選的第一時鐘信號端clk的信號和第二時鐘信號端clkb的信號均在各自的工作周期內(nèi)一半時間輸出高電平，另一半時間輸出低電平。需要說明的是，電源端vss電位持續(xù)提供低電平信號。信號輸入端input的輸入信號為脈沖信號，只在輸入階段為高電平，信號輸出端out的輸出信號為脈沖信號，只在輸出階段為高電平，復(fù)位端reset的輸入信號為脈沖信號，只在復(fù)位階段為高電平。本發(fā)明實施例所提供移位寄存器，包括：用于在信號輸入端的控制下，向上拉節(jié)點提供信號輸入端的信號的輸入單元；用于在上拉節(jié)點的控制下，向信號輸出端提供第一時鐘信號端的信號的輸出單元；用于在復(fù)位端的控制下，向上拉節(jié)點和信號輸出端提供電源端的信號的復(fù)位單元；用于在第二時鐘信號端的作用下，控制下拉節(jié)點的電位的控制單元；用于在第三時鐘信號端、第四時鐘信號端和下拉節(jié)點的控制下，向上拉節(jié)點和信號輸出端提供電源端的信號的下拉單元；其中，第三時鐘信號端和第四時鐘信號端的信號周期為第一時鐘信號端或第二時鐘信號端的信號周期的一半，本發(fā)明提供的技術(shù)方案中，移位寄存器中的下拉單元由第三時鐘信號端和第四時鐘信號端控制，由于第三時鐘信號端和第四時鐘信號端的信號周期為第一時鐘信號端的輸入信號周期的一半，使得下拉單元中的晶體管的受到高電平偏壓影響的時間降低了一半，避免了下拉單元中的晶體管長期受到高電平偏壓的影響，減小了下拉單元中晶體管的閾值電壓偏移，保證了上拉節(jié)點和信號輸出端的低電平，避免了噪聲，提高了顯示面板的工作穩(wěn)定性、使用可靠性和顯示效果。圖3為本發(fā)明實施例一提供的移位寄存器的等效電路圖，圖3中具體示出了輸入單元、輸出單元、復(fù)位單元、控制單元和下拉單元的示例性結(jié)構(gòu)。本領(lǐng)域技術(shù)人員容易理解是，以上各單元的實現(xiàn)方式不限于此，只要能夠?qū)崿F(xiàn)其各自的功能即可。輸入單元包括第一晶體管m1；第一晶體管m1的柵極和第一極與信號輸入端input連接，第二極與上拉節(jié)點pu連接。輸出單元包括：第二晶體管m2和電容c；第二晶體管m2的柵極與上拉節(jié)點pu連接，第一極與第一時鐘信號端clk連接，第二極與信號輸出端out連接；電容c的一端與上拉節(jié)點pu連接，另一端與信號輸出端out連接。復(fù)位單元包括：第三晶體管m3和第四晶體管m4；第三晶體管m3的柵極與復(fù)位端reset連接，第一極與上拉節(jié)點pu連接，第二極與電源端vss連接；第四晶體管m4的柵極與復(fù)位端reset連接，第一極與電源端vss連接，第二極與信號輸出端out連接?？刂茊卧ǎ旱谖寰w管m5和第八晶體管m8；第五晶體管m5的柵極與第八晶體管m8的第二極連接，第一極與第二時鐘信號端clkb連接，第二極與下拉節(jié)點pd連接；第八晶體管m8的柵極和第一極與第二時鐘信號端clkb連接。第一下拉單元，包括：第九晶體管m9、第十晶體管m10、第十一晶體管m11和第十二晶體管m12；第九晶體管m9的柵極與第十一晶體管m11的第一極連接，第一極與電源端vss連接，第二極與上拉節(jié)點pu連接；第十晶體管m10的柵極與第十二晶體管m12的第二極連接，第一極與上拉節(jié)點pu連接，第二極與電源端vss連接；第十一晶體管m11的柵極與第四時鐘信號端clkd連接，第二極與下拉節(jié)點pd連接；第十二晶體管m12的柵極與第三時鐘信號端clkc連接，第一極與下拉節(jié)點pd連接。第二下拉單元，包括：第十三晶體管m13、第十四晶體管m14、第十五晶體管m15和第十六晶體管m16；第十三晶體管m13的柵極與第十五晶體管m15的第一極連接，第一極與電源端vss連接，第二極與信號輸出端out連接；第十四晶體管m14的柵極與第十六晶體管m16的第二極連接，第一極與信號輸出端out連接，第二極與電源端vss連接；第十五晶體管m15的柵極與第三時鐘信號端clkc連接，第二極與下拉節(jié)點pd連接；第十六晶體管m16的柵極與第四時鐘信號端clkd連接，第一極與下拉節(jié)點pd連接。第三下拉單元，包括：第六晶體管m6和第七晶體管m7；第六晶體管m6的柵極與上拉節(jié)點pu連接，第一極與下拉節(jié)點pd連接，第二極與電源端vss連接；第七晶體管m7的柵極與上拉節(jié)點pu連接，第一極與電源端vss連接，第二極與第八晶體管m8的第二極連接。在本實施例中，晶體管m1～m16均可以為n型薄膜晶體管或p型薄膜晶體管，可以統(tǒng)一工藝流程，能夠減少工藝制程，有助于提高產(chǎn)品的良率。此外，考慮到低溫多晶硅薄膜晶體管的漏電流較小，因此，本發(fā)明實施例優(yōu)選所有晶體管為低溫多晶硅薄膜晶體管，薄膜晶體管具體可以選擇底柵結(jié)構(gòu)的薄膜晶體管或者頂柵結(jié)構(gòu)的薄膜晶體管，只要能夠?qū)崿F(xiàn)開關(guān)功能即可。需要說明的是，電容c可以是由像素電極與公共電極構(gòu)成的液晶電容，也可以是由像素電極與公共電極構(gòu)成的液晶電容以及存儲電容構(gòu)成的等效電容，本發(fā)明對此不作限定。下面通過移位寄存器的工作過程進(jìn)一步說明本發(fā)明實施例的技術(shù)方案。圖4為本發(fā)明實施例一提供的移位寄存器的工作時序圖，如圖3和圖4所示，本發(fā)明實施例提供的移位寄存器包括16個晶體管單元(m1～m16)、1個電容(c)、6個輸入端(input、reset、clk、clkb、clkc和clkd)、1個輸出端(out)和1個電源端(vss)，其工作過程包括：第一階段s1，即輸入階段，信號輸入端input的輸入信號為高電平，第一晶體管m1開啟，將上拉節(jié)點pu的電位拉高，對電容c進(jìn)行充電。由于上拉節(jié)點pu的電位拉高，第六晶體管m6和第七晶體管m7開啟，將下拉節(jié)點pd的電位拉低至電源端vss的低電平。本階段中，輸入端中的信號輸入端input和第二時鐘信號端clkb的輸入信號為高電平，復(fù)位端reset和第一時鐘信號端clk的輸入信號均為低電平，信號輸出端out的輸出信號為低電平，電源端vss為低電平，第三時鐘信號端clkc和第四時鐘信號端clkd的輸入信號半個周期處于高電平，半個周期處于低電平，即交替的開啟第十一晶體管m11或第十二晶體管m12、第十五晶體管m15或第十六晶體管m16，但由于下拉節(jié)點pd的電位為低電平，因此，第九晶體管m9或第十晶體管m10，第十三晶體管m13或第十四晶體管m14始終關(guān)斷，并不拉低上拉節(jié)點pu的電位。第二階段s2，即輸出階段，信號輸入端input的輸入信號為低電平，第一晶體管m1關(guān)斷，上拉節(jié)點pu繼續(xù)保持高電平，下拉節(jié)點pd繼續(xù)保持低電平。第一時鐘信號端clk輸入信號變?yōu)楦唠娖?，由于電容c的自舉效應(yīng)，上拉節(jié)點pu的電位繼續(xù)被拉高，上拉節(jié)點pu的高電平使第二晶體管m2開啟，信號輸出端out輸出第一時鐘信號端clk的信號，即柵極驅(qū)動信號，另外，上拉節(jié)點pu電位的升高，提高了第二晶體管m2的充電能力，保證了像素充電。本階段中，第一時鐘信號端clk的輸入信號為高電平，輸入端中的信號輸入端input、第二時鐘信號端clkb和復(fù)位端reset的輸入信號為低電平，信號輸出端out的輸出信號為高電平，電源端vss為低電平，第三時鐘信號端clkc和第四時鐘信號端clkd的輸入信號半個周期處于高電平，半個周期處于低電平，即交替的開啟第十一晶體管m11或第十二晶體管m12、第十五晶體管m15或第十六晶體管m16，但由于下拉節(jié)點pd的電位為低電平，因此，第九晶體管m9或第十晶體管m10，第十三晶體管m13或第十四晶體管m14時鐘處于截止?fàn)顟B(tài)，并不拉低上拉節(jié)點pu和信號輸出端out的電位。由于上拉節(jié)點pu仍處于高電平，第六晶體管m6和第七晶體管m7保持開啟，因此，下拉節(jié)點pd仍處于低電平。第三階段s3，即復(fù)位階段，復(fù)位端reset的輸入信號為高電平，第三晶體管m3和第四晶體管m4開啟，第三晶體管m3開啟對上拉節(jié)點pu放電，將上拉節(jié)點pu的電位拉低至電源端vss的低電平，同時使第二晶體管m2關(guān)斷，降低信號輸出端out噪聲；第四晶體管m4開啟對信號輸出端out放電，將信號輸出端out的電位拉低至電源端vss的低電平，第二時鐘信號端clkb的輸入信號為高電平，第八晶體管m8和第五晶體管m5開啟，將下拉節(jié)點pd拉高至高電平。本階段中，輸入端中的復(fù)位端reset、第二時鐘信號端clkb的輸入信號為高電平，信號輸入端input和第一時鐘信號端clk的輸入信號為電平，信號輸出端out的輸出信號為低電平，電源端vss為低電平。本實施例中，復(fù)位端reset與下一級移位寄存器的信號輸出端out連接，復(fù)位端reset的高電平信號是下一級移位寄存器信號輸出端out輸出的高電平。第四階段s4，第一時鐘信號端clk的輸入信號變?yōu)楦唠娖?，第二時鐘信號端clkb的輸入信號變?yōu)榈碗娖健Ｓ捎诖藭r第三晶體管m2為關(guān)斷狀態(tài)，因此第一時鐘信號端clk的高電平無法輸出到信號輸出端out，信號輸出端out保持上階段的低電平輸出。同時，由于上拉節(jié)點pu繼續(xù)保持低電平，下拉節(jié)點pd繼續(xù)保持高電平，在第一個半周期中，第三時鐘信號端clkc的輸入信號為高電平信號，第十二晶體管m12和第十五晶體管m15開啟，由于下拉節(jié)點pd的電位為高電平，第十晶體管m10開啟，將上拉節(jié)點pu的電位拉低至電源端vss的低電平，第十三晶體管m13開啟，將信號輸出端out的電位拉低至電源端vss的低電平，以避免噪聲，在第二個半周期中，第四時鐘信號端clkd的輸入信號為高電平信號，第十一晶體管m11和第十六晶體管m16開啟，由于下拉節(jié)點pd的電位為高電平，第九晶體管m9開啟，將上拉節(jié)點pu的電位拉低至電源端vss的低電平，第十四晶體管m14開啟，將信號輸出端out的電位拉低至電源端vss的低電平，以避免噪聲。本階段中，輸入端中的第一時鐘信號端clk的輸入信號為高電平，信號輸入端input、復(fù)位端reset、第二時鐘信號端clkb的輸入信號均為低電平，信號輸出端output為低電平，電源端vss為低電平。第五階段s5，第一時鐘信號端clk的輸入信號變?yōu)榈碗娖?，第二時鐘信號端clkb的輸入信號變?yōu)楦唠娖健５诙r鐘信號端clkb輸入的高電平使第八晶體管m8和第六晶體管m6開啟，使下拉節(jié)點pd繼續(xù)保持高電平，在第一個半周期中，第三時鐘信號端clkc的輸入信號為高電平信號，第十二晶體管m12和第十五晶體管m15開啟，由于下拉節(jié)點pd的電位為高電平，第十晶體管m10開啟，將上拉節(jié)點pu的電位拉低至電源端vss的低電平，第十三晶體管m13開啟，將信號輸出端out的電位拉低至電源端vss的低電平，以避免噪聲，在第二個半周期中，第四時鐘信號端clkd的輸入信號為高電平信號，第十一晶體管m11和第十六晶體管m16開啟，由于下拉節(jié)點pd的電位為高電平，第九晶體管m9開啟，將上拉節(jié)點pu的電位拉低至電源端vss的低電平，第十四晶體管m14開啟，將信號輸出端out的電位拉低至電源端vss的低電平，以避免噪聲，持續(xù)對上拉節(jié)點pu和信號輸出端out放電，保證了信號的輸出穩(wěn)定，消除了噪聲。本階段中，輸入端中的第二時鐘信號端clkb的輸入信號為高電平，信號輸入端input、復(fù)位端reset、第一時鐘信號端clk的輸入信號為低電平均為低電平，信號輸出端out為低電平，低電平輸入端vss為低電平。在第四階段s4和第五階段s5中，下拉單元中的晶體管m9-m16均只受到了半個周期的高電平偏壓的影響，即本實施例中提供的下拉單元中的晶體管所受的高電平偏壓的時間為現(xiàn)有g(shù)oa電路下拉單元中晶體管所受的高電平偏壓的時間的一半，大大降低了下拉單元中晶體管的閾值電壓的漂移，能夠保證信號輸出端的正常輸出，提高了顯示面板的工作穩(wěn)定性、使用可靠性和顯示效果。在本實施例中，在第一階段s1之后，信號輸入端input的輸入信號持續(xù)為低電平；在第二階段s2之后，信號輸出端out的輸出信號持續(xù)為低電平，在第三階段s3后，復(fù)位端reset的輸入信號持續(xù)為低電平；在所有階段，低電平輸入端vss的輸入信號持續(xù)為低電平；從第二階段s2開始，每隔一個階段，第一時鐘信號端clk的輸入信號為高電平，從第三階段s3開始，每隔一個階段，第二時鐘信號端clkb的輸入信號為高電平，即第一時鐘信號端clk與第二時鐘信號端clkb的輸入信號反相。在第五階段s5后，第一時鐘信號端clk和第二時鐘信號端clkb的輸入信號依次重復(fù)一次或多次第四階段s4和第五階段s5，在所有的階段中，第三時鐘信號端clkc的第一個半周期的輸入信號為高電平，第二個半周期的輸入信號為低電平，第四時鐘信號端clkd的第一個半周期的輸入信號為低電平，第二個半周期的輸入信號為高電平，即第三時鐘信號端clkc和第四時鐘信號端clkd的輸入信號反相。實施例二基于前述實施例的發(fā)明構(gòu)思，本發(fā)明實施例還提供了一種移位寄存器的驅(qū)動方法，圖5為本發(fā)明實施例二提供的移位寄存器的驅(qū)動方法的流程圖，其中，移位寄存器包括：信號輸入端input、復(fù)位端reset、第一時鐘信號端clk、第二時鐘信號端clkb、第三時鐘信號端clkc、第四時鐘信號端clkb和信號輸出端out、輸入單元、輸出單元、復(fù)位單元、控制單元和下拉單元，如圖5所示，本實施例提供的移位寄存器的驅(qū)動方法，具體包括以下步驟：步驟100、在信號輸入端的控制下，輸入單元向上拉節(jié)點提供信號輸入端的信號。具體的，信號輸入端的輸入信號為脈沖信號，在步驟s1中，信號輸入端的輸入信號為高電平，輸入單元拉高了上拉節(jié)點的電位。步驟200、在上拉節(jié)點的控制下，輸出單元向信號輸出端提供第一時鐘信號端的信號。具體的，上拉節(jié)點在電容的自舉作用下，上拉節(jié)點的電位進(jìn)一步升高，第一時鐘信號端的輸入信號為高電平，信號輸出端的輸出信號為高電平。步驟300、在復(fù)位端的控制下，復(fù)位單元向上拉節(jié)點和信號輸出端提供電源端的信號。具體的，復(fù)位端的輸入信號為脈沖信號，在步驟s3中，復(fù)位端的輸入信號為高電平，復(fù)位單元將上拉節(jié)點和信號輸出端的電平拉低至電源端的低電平信號。步驟400、在第二時鐘信號端的作用下，控制單元向下拉節(jié)點提供第二時鐘信號端的信號。具體的，該步驟中，第二時鐘信號端的輸入信號為高電平，控制單元在第二時鐘信號端的控制下拉高了下拉節(jié)點的電位。步驟500、在第三時鐘信號端、第四時鐘信號端和下拉節(jié)點的控制下，下拉單元向上拉節(jié)點和信號輸出端提供電源端的信號。具體的，在第一個半周期內(nèi)，第三時鐘信號端的輸入信號為高電平，第四時鐘信號端的輸入信號為低電平，第二個半周期內(nèi)，第三時鐘信號端的輸入信號為低電平，第四時鐘信號端的輸入信號為高電平，在第一個半周期內(nèi)，在第三時鐘信號端和下拉節(jié)點的控制下，下拉單元將上拉節(jié)點和信號輸出端的電位下拉至電源端的低電平信號，以避免噪聲，在第二個半周期內(nèi)，在第四時鐘信號端和下拉節(jié)點的控制下，下拉單元將上拉節(jié)點和信號輸出端的電位下拉至電源端的低電平信號，以避免噪聲。本發(fā)明實施例提供的移位寄存器的驅(qū)動方法，包括：在信號輸入端的控制下，輸入單元向上拉節(jié)點提供信號輸入端的信號；在上拉節(jié)點的控制下，輸出單元向信號輸出端提供第一時鐘信號端的信號；在復(fù)位端的控制下，復(fù)位單元向上拉節(jié)點和信號輸出端提供電源端的信號；在第二時鐘信號端的作用下，控制單元控制下拉節(jié)點的電位；在第三時鐘信號端、第四時鐘信號端和下拉節(jié)點的控制下，下拉單元向上拉節(jié)點和信號輸出端提供電源端的信號，通過下拉單元由第三時鐘信號端和第四時鐘信號端控制，由于第三時鐘信號端和第四時鐘信號端的信號周期為第一時鐘信號端的信號周期的一半，使得下拉單元中的晶體管的受到高電平偏壓影響的時間降低了一半，避免了下拉單元中的晶體管長期受到高電平偏壓的影響，減小了下拉單元中晶體管的閾值電壓偏移，保證了上拉節(jié)點和信號輸出端的低電平，避免了噪聲，提高了顯示面板的工作穩(wěn)定性、使用可靠性和顯示效果。實施例三基于前述實施例的發(fā)明構(gòu)思，本發(fā)明實施例三還提供了一種柵極驅(qū)動電路，該柵極驅(qū)動電路包括：移位寄存器。其中，該移位寄存器為實施例一提供的移位寄存器，其實現(xiàn)原理和實現(xiàn)效果類似，在此不再贅述。在本發(fā)明實施例的描述中，需要說明的是，除非另有明確的規(guī)定和限定，術(shù)語“安裝”、“相連”、“連接”應(yīng)做廣義理解，例如，可以是固定連接，也可以是可拆卸連接，或一體地連接；可以是機(jī)械連接，也可以是電連接；可以是直接相連，也可以通過中間媒介間接相連，可以是兩個元件內(nèi)部的連通。對于本領(lǐng)域的普通技術(shù)人員而言，可以具體情況理解上述術(shù)語在本發(fā)明中的具體含義。雖然本發(fā)明所揭露的實施方式如上，但所述的內(nèi)容僅為便于理解本發(fā)明而采用的實施方式，并非用以限定本發(fā)明。任何本發(fā)明所屬領(lǐng)域內(nèi)的技術(shù)人員，在不脫離本發(fā)明所揭露的精神和范圍的前提下，可以在實施的形式及細(xì)節(jié)上進(jìn)行任何的修改與變化，但本發(fā)明的專利保護(hù)范圍，仍須以所附的權(quán)利要求書所界定的范圍為準(zhǔn)。當(dāng)前第1頁12