本發(fā)明涉及顯示驅(qū)動技術(shù)領(lǐng)域，尤其涉及一種柵極驅(qū)動電路、驅(qū)動方法和顯示裝置。

背景技術(shù)：

隨著lcd(liquidcrystaldisplay,液晶顯示)技術(shù)的快速發(fā)展，對lcd面板的美觀要求提出了更高的要求。邊框的寬度也越來越受到消費者的重視。在傳統(tǒng)的柵極驅(qū)動電路中，每個移位寄存器單元具有相同的結(jié)構(gòu)，每個移位寄存器單元驅(qū)動一行柵線，現(xiàn)有的移位寄存器單元由于設(shè)置數(shù)量較多的tft(thinfilmtransistor，薄膜晶體管)管，所占空間很難進一步壓縮。

技術(shù)實現(xiàn)要素：

本發(fā)明的主要目的在于提供一種柵極驅(qū)動電路、驅(qū)動方法和顯示裝置，解決現(xiàn)有技術(shù)中不能減少柵極驅(qū)動電路中的晶體管的數(shù)目，不利于實現(xiàn)窄邊框的問題。

為了達(dá)到上述目的，本發(fā)明提供了一種柵極驅(qū)動電路，包括a個柵極驅(qū)動子電路以及a-1個設(shè)置于每兩個相鄰設(shè)置的柵極驅(qū)動子電路之間的信號傳遞子電路；每一所述柵極驅(qū)動子電路包括輸出控制單元以及依次設(shè)置的相互級聯(lián)的b級移位寄存器單元；每一所述信號傳遞子電路包括相互級聯(lián)的c級信號傳遞單元；a、b和c都為大于1的整數(shù)；每一級移位寄存器單元包括輸入端、復(fù)位端和柵極驅(qū)動信號輸出端；

每一級所述信號傳遞單元包括輸入控制信號端、復(fù)位控制信號端和傳遞信號輸出端，該信號傳遞單元用于根據(jù)該輸入控制信號端輸入的輸入控制信號以及該復(fù)位控制信號端輸入的復(fù)位控制信號，以控制所述傳遞信號輸出端輸出的信號；

所述信號傳遞子電路包括的第n級信號傳遞單元的傳遞信號輸出端與所述信號傳遞子電路包括的第n+1級信號傳遞單元的輸入控制信號端連接，所述信號傳遞子電路包括的第n+1級信號傳遞單元的傳遞信號輸出端與所述信號傳遞子電路包括的第n級信號傳遞單元的復(fù)位控制信號端連接；n為正整數(shù)，n+1小于或等于c；

第p信號傳遞子電路包括的最后一級信號傳遞單元的傳遞信號輸出端與第p+1柵極驅(qū)動子電路包括的第一級移位寄存器單元的輸入端連接；p+1小于或等于a，p為正整數(shù)；

第a柵極驅(qū)動子電路包括的最后一級移位寄存器單元的柵極驅(qū)動信號輸出端與第a信號傳遞子電路包括的第一級信號傳遞單元的輸入控制信號端連接，該第一級信號傳遞單元的傳遞信號輸出端與該最后一級移位寄存器單元的復(fù)位端連接；a為小于a的正整數(shù)；

所述輸出控制單元分別與輸出控制端、所述b級移位寄存器單元的柵極驅(qū)動信號輸出端和b×d行柵線連接，用于根據(jù)由所述輸出控制端輸入的輸出控制信號和所述b級移位寄存器單元的柵極驅(qū)動信號輸出端分別輸出的柵極驅(qū)動信號，向相應(yīng)的b×d行柵線分別提供柵極驅(qū)動信號；d為大于的整數(shù)。

實施時，所述柵極驅(qū)動子電路包括的第m級移位寄存器單元的柵極驅(qū)動信號輸出端與所述柵極驅(qū)動子電路包括的第m+1級移位寄存器單元的輸入端連接，所述柵極驅(qū)動子電路包括的第m+1級移位寄存器單元的柵極驅(qū)動信號端與所述柵極驅(qū)動子電路包括的第m級移位寄存器單元的復(fù)位端連接；m+1小于或等于b；m為正整數(shù)；

當(dāng)所述柵極驅(qū)動子電路為所述柵極驅(qū)動電路包括的第一級柵極驅(qū)動子電路時，該第一級柵極驅(qū)動子電路包括的第一級移位寄存器單元的輸入端與起始信號輸入端連接；

b等于2n，c等于2n，d等于2n，n為正整數(shù)，n等于1或偶數(shù)。

實施時，所述移位寄存器單元包括：

上拉節(jié)點控制模塊，分別與輸入端、復(fù)位端、第一時鐘信號輸入端、上拉節(jié)點、下拉節(jié)點和第一電平輸入端連接，用于在所述輸入端和所述第一時鐘信號輸入端的控制下控制所述上拉節(jié)點是否與所述輸入端連接，并在所述復(fù)位端和所述下拉節(jié)點的控制下控制所述上拉節(jié)點是否與所述第一電平輸入端連接；

下拉控制節(jié)點控制模塊，分別與所述第一時鐘信號輸入端、下拉控制節(jié)點、所述上拉節(jié)點和所述第一電平輸入端連接，用于在所述第一時鐘信號輸入端的控制下控制所述下拉控制節(jié)點是否與所述第一時鐘信號輸入端連接，在所述上拉節(jié)點的控制下控制所述下拉控制節(jié)點是否與所述第一電平輸入端連接；

下拉節(jié)點控制模塊，分別與所述第一時鐘信號輸入端、所述下拉控制節(jié)點、所述下拉節(jié)點、所述上拉節(jié)點和所述第一電平輸入端連接，用于在所述下拉控制節(jié)點的控制下控制所述下拉節(jié)點是否與所述第一時鐘信號輸入端連接，在所述上拉節(jié)點的控制下控制所述下拉節(jié)點是否與所述第一電平輸入端連接；

第一存儲電容模塊，連接于所述上拉節(jié)點與柵極驅(qū)動信號輸出端之間；以及，

輸出模塊，分別與所述上拉節(jié)點、所述下拉節(jié)點、所述柵極驅(qū)動信號輸出端、所述復(fù)位端、所述第一時鐘信號輸入端、第二時鐘信號輸入端以及所述第一電平輸入端連接，用于在所述上拉節(jié)點的控制下控制所述柵極驅(qū)動信號輸出端是否與所述第二時鐘信號輸入端連接，并用于在所述下拉節(jié)點、所述第一時鐘信號輸入端和所述復(fù)位端的控制下控制所述柵極驅(qū)動信號輸出端是否與所述第一電平輸入端連接。

實施時，所述上拉節(jié)點控制模塊包括：

第一上拉節(jié)點控制晶體管，柵極和第一極都與所述輸入端連接，第二極與所述上拉節(jié)點連接；

第二上拉節(jié)點控制晶體管，柵極與所述第一時鐘信號輸入端連接，第一極與所述輸入端連接，第二極與所述上拉節(jié)點連接；

第三上拉節(jié)點控制晶體管，柵極與所述復(fù)位端連接，第一極與所述上拉節(jié)點連接，第二極與所述第一電平輸入端連接；以及

第四上拉節(jié)點控制晶體管，柵極與所述下拉節(jié)點連接，第一極與所述上拉節(jié)點連接，第二極與所述第一電平輸入端連接；

所述下拉控制節(jié)點控制模塊包括：

第一下拉控制節(jié)點控制晶體管，柵極和第一極都與所述第一時鐘信號輸入端連接，第二極與所述下拉控制節(jié)點連接；以及，

第二下拉控制節(jié)點控制晶體管，柵極與所述上拉節(jié)點連接，第一極與所述下拉控制節(jié)點連接，第二極與所述第一電平輸入端連接；

所述下拉節(jié)點控制模塊包括：

第一下拉節(jié)點控制晶體管，柵極與所述下拉控制節(jié)點連接，第一極與所述第一時鐘信號輸入端連接，第二極與所述下拉節(jié)點連接；以及，

第二下拉節(jié)點控制晶體管，柵極與所述上拉節(jié)點連接，第一極與所述下拉節(jié)點連接，第二極與所述第一電平輸入端連接；

所述輸出模塊包括：

第一輸出晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第二時鐘信號輸入端連接，第二極與所述柵極驅(qū)動信號輸出端連接；

第二輸出晶體管，柵極與所述下拉節(jié)點連接，第一極與所述柵極驅(qū)動信號輸出端連接，第二極與所述第一電平輸入端連接；

第三輸出晶體管，柵極與所述第一時鐘信號輸入端連接，第一極與所述柵極驅(qū)動信號輸出端連接，第二極與所述第一電平輸入端連接；以及，

第四輸出晶體管，柵極與所述復(fù)位端連接，第一極與所述柵極驅(qū)動信號輸出端連接，第二極與所述第一電平輸入端連接。

實施時，所述信號傳遞單元還包括：

上拉控制節(jié)點控制模塊，分別與所述輸入控制信號端和上拉控制節(jié)點連接，用于在所述輸入控制信號端的控制下控制所述上拉控制節(jié)點是否與所述輸入控制信號端連接；

第二存儲電容模塊，連接于所述上拉控制節(jié)點和所述傳遞信號輸出端之間；

復(fù)位模塊，分別與所述復(fù)位控制信號端、所述上拉控制節(jié)點、所述傳遞信號輸出端和第一電平輸入端之間，用于在所述復(fù)位控制信號端的控制下，控制所述上拉控制節(jié)點是否與所述第一電平輸入端連接，并控制所述傳遞信號輸出端是否與所述第一電平輸入端連接；以及，

上拉模塊，分別與所述上拉控制節(jié)點、第二時鐘信號輸入端和所述傳遞信號輸出端連接，用于在所述上拉控制節(jié)點的控制下控制所述傳遞信號輸出端是否與所述第二時鐘信號輸入端連接。

實施時，所述輸出控制單元分別與2n個輸出控制端連接；所述輸出控制單元包括2n×2n個輸出控制晶體管；

所述柵極驅(qū)動子電路包括的每一級移位寄存器單元的柵極驅(qū)動信號輸出端分別通過2n個所述輸出控制晶體管與2n行柵線連接，每一所述輸出控制晶體管的柵極分別與一所述輸出控制端連接。

實施時，當(dāng)n等于1時，所述輸出控制單元包括：

第一輸出控制晶體管，柵極與第一輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第一級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第一行柵線連接；

第二輸出控制晶體管，柵極與所述第一輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第二級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第二行柵線連接；

第三輸出控制晶體管，柵極與第二輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第一級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第三行柵線連接；以及，

第四輸出控制晶體管，柵極與第二輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第二級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第四行柵線連接；

當(dāng)n等于2時，所述輸出控制單元包括：

第一輸出控制晶體管，柵極與第一輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第一級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第一行柵線連接；

第二輸出控制晶體管，柵極與所述第一輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第二級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第二行柵線連接；

第三輸出控制晶體管，柵極與第一輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第三級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第三行柵線連接；

第四輸出控制晶體管，柵極與第一輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第四級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第四行柵線連接；

第五輸出控制晶體管，柵極與第二輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第一級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第五行柵線連接；

第六輸出控制晶體管，柵極與所述第二輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第二級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第六行柵線連接；

第七輸出控制晶體管，柵極與第二輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第三級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第七行柵線連接；

第八輸出控制晶體管，柵極與第二輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第四級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第八行柵線連接；

第九輸出控制晶體管，柵極與第三輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第一級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第九行柵線連接；

第十輸出控制晶體管，柵極與第三輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第二級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第十行柵線連接；

第十一輸出控制晶體管，柵極與第三輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第三級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第十一行柵線連接；

第十二輸出控制晶體管，柵極與第三輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第四級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第十二行柵線連接；

第十三輸出控制晶體管，柵極與第四輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第一級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第十三行柵線連接；

第十四輸出控制晶體管，柵極與第四輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第二級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第十四行柵線連接；

第十五輸出控制晶體管，柵極與第四輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第三級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第十五行柵線連接；以及，

第十六輸出控制晶體管，柵極與第四輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第四級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第十六行柵線連接。

本發(fā)明還提供給了一種柵極驅(qū)動電路的驅(qū)動方法，應(yīng)用于上述的柵極驅(qū)動電路，所述驅(qū)動方法包括：

輸出控制單元根據(jù)由輸出控制端輸入的輸出控制信號和b級移位寄存器單元的柵極驅(qū)動信號輸出端分別輸出的柵極驅(qū)動信號，向相應(yīng)的b×d行柵線分別提供柵極驅(qū)動信號；

信號傳遞單元根據(jù)輸入控制信號端輸入的輸入控制信號以及復(fù)位控制信號端輸入的復(fù)位控制信號，以控制傳遞信號輸出端輸出的信號，以使得第a信號傳遞子電路包括的最后一級信號傳遞單元為通過其傳遞信號輸出端為第a+1柵極驅(qū)動子電路包括的第一級柵極驅(qū)動單元提供起始信號；

a為小于a的正整數(shù)，a、b、d都為大于1的整數(shù)。

實施時，當(dāng)b和d都等于2n，n為正整數(shù)，所述輸出控制單元包括2n個輸出控制端和2n×2n個輸出控制晶體管，并每一所述移位寄存器單元分別與第一時鐘信號輸入端和第二時鐘信號輸入端連接時，由第一時鐘信號輸入端輸入的第一時鐘信號和由第二時鐘信號輸入端輸入的第二時鐘信號同頻反相；

當(dāng)n等于1時，所述輸出控制單元包括的第一輸出控制端輸入的第一輸出控制信號和所述輸出控制單元包括的第二輸出控制端輸入的第二輸出控制信號同頻反相，所述第一時鐘信號的占空比和所述第一輸出控制信號的占空比都為1，所述第一輸出控制信號的周期為所述第一時鐘信號的周期的2倍；

當(dāng)n等于2時，所述第一時鐘信號的周期為t，所述輸出控制單元包括的第一輸出控制端輸入的第一輸出控制信號的周期、所述輸出控制單元包括的第二輸出控制端輸入的第二輸出控制信號的周期，所述輸出控制單元包括的第三輸出控制端輸入的第三輸出控制信號的周期和所述輸出控制單元包括的第四輸出控制端輸入的第四輸出控制信號的周期都為8t，所述第一輸出控制信號的占空比、所述第二輸出控制信號的占空比、所述第三輸出控制信號的占空比和所述第四輸出控制信號的占空比都為1/4，所述第二輸出控制信號比所述第一輸出控制信號推遲t/4，所述第三輸出控制信號比所述第二輸出控制信號推遲t/4，所述第四輸出控制信號比所述第三輸出控制信號推遲t/4。

本發(fā)明還提供了一種顯示裝置，包括上述柵極驅(qū)動電路。

與現(xiàn)有技術(shù)相比，本發(fā)明所述的柵極驅(qū)動電路、驅(qū)動方法和顯示裝置通過輸出控制單元控制每一級移位寄存器單元為多行柵線提供相應(yīng)的柵極驅(qū)動信號，采用包含晶體管數(shù)目較少的信號傳遞單元來為相鄰下一柵極驅(qū)動子電路包括的第一級移位寄存器單元的輸入端提供起始信號，從而可以減少柵極驅(qū)動電路中的晶體管的數(shù)目，利于實現(xiàn)窄邊框。

附圖說明

圖1是本發(fā)明實施例所述的柵極驅(qū)動電路的結(jié)構(gòu)圖；

圖2是本發(fā)明所述的柵極驅(qū)動電路包括的移位寄存器單元的一實施例的結(jié)構(gòu)框圖；

圖3本發(fā)明所述的柵極驅(qū)動電路包括的移位寄存器單元的一具體實施例的電路圖；

圖4是本發(fā)明如圖3所示的移位寄存器單元的具體實施例的工作時序圖；

圖5是本發(fā)明所述的柵極驅(qū)動電路包括的信號傳遞單元的一實施例的結(jié)構(gòu)框圖；

圖6是本發(fā)明所述的柵極驅(qū)動電路包括的信號傳遞單元的一具體實施例的電路圖；

圖7是本發(fā)明如圖6所示的信號傳遞單元的具體實施例的工作時序圖；

圖8是本發(fā)明所述的柵極驅(qū)動電路的一具體實施例的結(jié)構(gòu)圖；

圖9是本發(fā)明如圖8所示的柵極驅(qū)動電路的具體實施例的工作時序圖。

具體實施方式

下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

本發(fā)明實施例所述的柵極驅(qū)動電路包括a個柵極驅(qū)動子電路以及a-1個設(shè)置于每兩個相鄰設(shè)置的柵極驅(qū)動子電路之間的信號傳遞子電路；

每一所述柵極驅(qū)動子電路包括輸出控制單元以及依次設(shè)置的相互級聯(lián)的b級移位寄存器單元；每一級移位寄存器單元包括復(fù)位端和柵極驅(qū)動信號輸出端；

每一所述信號傳遞子電路包括相互級聯(lián)的c級信號傳遞單元；a、b和c都為大于1的整數(shù)；

每一級所述信號傳遞單元包括輸入控制信號端、復(fù)位控制信號端和傳遞信號輸出端，該信號傳遞單元用于根據(jù)該輸入控制信號端輸入的輸入控制信號以及該復(fù)位控制信號端輸入的復(fù)位控制信號，以控制所述傳遞信號輸出端輸出的信號；

所述信號傳遞子電路包括的第n級信號傳遞單元的傳遞信號輸出端與所述信號傳遞子電路包括的第n+1級信號傳遞單元的輸入控制信號端連接，所述信號傳遞子電路包括的第n+1級信號傳遞單元的傳遞信號輸出端與所述信號傳遞子電路包括的第n級信號傳遞單元的復(fù)位控制信號端連接；n為正整數(shù)，n+1小于或等于c；

第p信號傳遞子電路包括的最后一級信號傳遞單元的傳遞信號輸出端與第p+1柵極驅(qū)動子電路包括的第一級移位寄存器單元的輸入端連接；p+1小于或等于a，p為正整數(shù)；

第a柵極驅(qū)動子電路包括的最后一級移位寄存器單元的柵極驅(qū)動信號輸出端與第a信號傳遞子電路包括的第一級信號傳遞單元的輸入控制信號端連接，該第一級信號傳遞單元的傳遞信號輸出端與該最后一級移位寄存器單元的復(fù)位端連接；a為小于a的正整數(shù)；

所述輸出控制單元分別與輸出控制端、所述b級移位寄存器單元的柵極驅(qū)動信號輸出端和b×d行柵線連接，用于根據(jù)由所述輸出控制端輸入的輸出控制信號和所述b級移位寄存器單元的柵極驅(qū)動信號輸出端分別輸出的柵極驅(qū)動信號，向相應(yīng)的b×d行柵線分別提供柵極驅(qū)動信號；d為大于1的整數(shù)。

本發(fā)明實施例所述的柵極驅(qū)動電路通過輸出控制單元控制每一級移位寄存器單元為多行柵線提供相應(yīng)的柵極驅(qū)動信號，采用包含晶體管數(shù)目較少的信號傳遞單元來為相鄰下一柵極驅(qū)動子電路包括的第一級移位寄存器單元的輸入端提供起始信號，從而可以減少柵極驅(qū)動電路中的晶體管的數(shù)目，利于實現(xiàn)窄邊框。

具體的，所述柵極驅(qū)動子電路包括的第m級移位寄存器單元的柵極驅(qū)動信號輸出端與所述柵極驅(qū)動子電路包括的第m+1級移位寄存器單元的輸入端連接，所述柵極驅(qū)動子電路包括的第m+1級移位寄存器單元的柵極驅(qū)動信號端與所述柵極驅(qū)動子電路包括的第m級移位寄存器單元的復(fù)位端連接；m+1小于或等于b；m為正整數(shù)；

當(dāng)所述柵極驅(qū)動子電路為所述柵極驅(qū)動電路包括的第一級柵極驅(qū)動子電路時，該第一級柵極驅(qū)動子電路包括的第一級移位寄存器單元的輸入端與起始信號輸入端連接；

在具體實施時，b可以等于2n，c可以等于2n，d可以等于2n，n可以為正整數(shù)，n等于1或偶數(shù)。

下面以a、b、c、d都等于2(以上a的取值、b的取值、c的取值和d的取值僅用于舉例說明，實際取值并不限于此)的實施例結(jié)合附圖來說明：

如圖1所示，本發(fā)明實施例所述的柵極驅(qū)動電路包括第一柵極驅(qū)動子電路、第二柵極驅(qū)動子電路以及設(shè)置于每第一柵極驅(qū)動子電路和第二柵極驅(qū)動子電路之間的第一信號傳遞子電路；

所述第一柵極驅(qū)動子電路包括第一輸出控制單元101以及依次設(shè)置的相互級聯(lián)的第一級移位寄存器單元g1和第二級移位寄存器單元g2；

第一級移位寄存器單元g1包括第一輸入端input1、第一復(fù)位端reset1和第一級柵極驅(qū)動信號輸出端g[1]；

第二級移位寄存器單元g2包括第二輸入端input2、第二復(fù)位端reset2和第二級柵極驅(qū)動信號輸出端g[2]；

第一信號傳遞子電路包括相互級聯(lián)的第一級信號傳遞單元d-g1和第二級信號傳遞單元d-g2；

第一級信號傳遞單元d-g1包括第一輸入控制信號端input1、第一復(fù)位控制信號端reset1和第一級傳遞信號輸出端d-g[1]；

第二級信號傳遞單元d-g2包括第二輸入控制信號端input2、第二復(fù)位控制信號端reset2和第二級傳遞信號輸出端d-g[2]；

所述第二柵極驅(qū)動子電路包括第二輸出控制單元102以及依次設(shè)置的相互級聯(lián)的第三級移位寄存器單元g3和第四級移位寄存器單元g4；

第三級移位寄存器單元g3包括第三輸入端input3、第三復(fù)位端reset3和第三級柵極驅(qū)動信號輸出端g[3]；

第四級移位寄存器單元g4包括第四輸入端input4、第四復(fù)位端reset4和第四級柵極驅(qū)動信號輸出端g[4]；

所述第一級移位寄存器單元g1的第一級柵極驅(qū)動信號輸出端g[1]與所述第二級移位寄存器單元g2的第二輸入端input2連接，所述第二級移位寄存器單元g2的第二級柵極驅(qū)動信號端g[2]與所述第一級移位寄存器單元的第一復(fù)位端reset1連接；

所述第一級移位寄存器單元g1的第一輸入端input1與起始端stv連接；

所述第二級移位寄存器單元g2的第二級柵極驅(qū)動信號輸出端g[2]與第一級信號傳遞單元d-g1的第一輸入控制信號端input1連接；

所述第一級信號傳遞單元d-g1的第一級傳遞信號輸出端d-g[1]與所述第二級信號傳遞單元d-g2的第二輸入控制信號端input2連接，所述第二級信號傳遞單元d-g2的第二級傳遞信號輸出端d-g[2]與所述第一級信號傳遞單元d-g1的第一復(fù)位控制信號端reset1連接；

第二級信號傳遞單元d-g2的第二級傳遞信號輸出端d-g[2]與第第三級移位寄存器單元g3的第三輸入端input3連接；

該第一級信號傳遞單元d-g1的第一級傳遞信號輸出端d-g[1]與該第二級移位寄存器單元g2的第二復(fù)位端reset2連接；

所述第一輸出控制單元101分別與輸出控制端tc、所述第一級移位寄存器單元g1的第一柵極驅(qū)動信號輸出端g[1]、所述第二級移位寄存器單元g2的第二柵極驅(qū)動信號輸出端g[2]、第一行柵線gate1、第二行柵線gate2、第三行柵線gate3和第四行柵線gate4連接，用于根據(jù)由所述輸出控制端tc輸入的輸出控制信號、所述第一級移位寄存器單元g1的第一柵極驅(qū)動信號輸出端g[1]輸出的柵極驅(qū)動信號，以及所述第二級移位寄存器單元g2的第二柵極驅(qū)動信號輸出端g[2]輸出的柵極驅(qū)動信號，向第一行柵線gate1、第二行柵線gate2、第三行柵線gate3和第四行柵線gate3分別提供柵極驅(qū)動信號；

所述第三級移位寄存器單元g3的第三級柵極驅(qū)動信號輸出端g[3]與所述第四級移位寄存器單元g4的第四輸入端input4連接，所述第四級移位寄存器單元g4的第四級柵極驅(qū)動信號端g[4]與所述第三級移位寄存器單元的第三復(fù)位端reset3連接；

所述第二輸出控制單元102分別與所述輸出控制端tc、所述第三級移位寄存器單元g3的第三柵極驅(qū)動信號輸出端g[3]、所述第四級移位寄存器單元g4的第四柵極驅(qū)動信號輸出端g[4]、第五行柵線gate5、第六行柵線gate6、第七行柵線gate7和第八行柵線gate8連接，用于根據(jù)由所述輸出控制端tc輸入的輸出控制信號、所述第三級移位寄存器單元g3的第三柵極驅(qū)動信號輸出端g[3]輸出的柵極驅(qū)動信號，以及所述第四級移位寄存器單元g4的第四柵極驅(qū)動信號輸出端g[4]輸出的柵極驅(qū)動信號，向第五行柵線gate5、第六行柵線gate6、第七行柵線gate7和第八行柵線gate8分別提供柵極驅(qū)動信號。

在具體實施時，在需要驅(qū)動八行柵線時，g1、g2、g3、g4可以分別包括12個晶體管和1個電容，d-g1、d-g2可以分別包括4個晶體管和1個電容，比起現(xiàn)有的柵極驅(qū)動電路需要采用八級分別包括12個晶體管和1個電容的移位寄存器單元而言，本發(fā)明如圖1所示的柵極驅(qū)動電路的具體實施例采用的晶體管數(shù)目少的多，從而在不影響柵極驅(qū)動的前提下，利于實現(xiàn)窄邊框。

在圖1中，clka為第二控制時鐘信號，clkb為第一控制時鐘信號，vss為低電平。

如圖2所示，根據(jù)一種具體實施方式，所述移位寄存器單元可以包括：

上拉節(jié)點控制模塊21，分別與輸入端input、復(fù)位端reset、第一時鐘信號輸入端clk1、上拉節(jié)點pu、下拉節(jié)點pd和第一電平輸入端vt1連接，用于在所述輸入端input和所述第一時鐘信號輸入端clk1的控制下控制所述上拉節(jié)點pu是否與所述輸入端input連接，并在所述復(fù)位端reset和所述下拉節(jié)點pd的控制下控制所述上拉節(jié)點pu是否與所述第一電平輸入端vt1連接；

下拉控制節(jié)點控制模塊22，分別與所述第一時鐘信號輸入端clk1、下拉控制節(jié)點pd_cn、所述上拉節(jié)點pu和所述第一電平輸入端vt1連接，用于在所述第一時鐘信號輸入端clk1的控制下控制所述下拉控制節(jié)點pd_cn是否與所述第一時鐘信號輸入端clk1連接，在所述上拉節(jié)點pu的控制下控制所述下拉控制節(jié)點pd_cn是否與所述第一電平輸入端vt1連接；

下拉節(jié)點控制模塊23，分別與所述第一時鐘信號輸入端clk1、所述下拉控制節(jié)點pd_cn、所述下拉節(jié)點pd、所述上拉節(jié)點pu和所述第一電平輸入端vt1連接，用于在所述下拉控制節(jié)點pd_cn的控制下控制所述下拉節(jié)點pd是否與所述第一時鐘信號輸入端clk1連接，在所述上拉節(jié)點pu的控制下控制所述下拉節(jié)點pd是否與所述第一電平輸入端vt1連接；

第一存儲電容模塊24，連接于所述上拉節(jié)點pu與柵極驅(qū)動信號輸出端output之間；以及，

輸出模塊25，分別與所述上拉節(jié)點pu、所述下拉節(jié)點pd、所述柵極驅(qū)動信號輸出端output、所述復(fù)位端reset、所述第一時鐘信號輸入端clk1、第二時鐘信號輸入端clk2以及所述第一電平輸入端vt1連接，用于在所述上拉節(jié)點pu的控制下控制所述柵極驅(qū)動信號輸出端output是否與所述第二時鐘信號輸入端clk2連接，并用于在所述下拉節(jié)點pd、所述第一時鐘信號輸入端clk1和所述復(fù)位端reset的控制下控制所述柵極驅(qū)動信號輸出端output是否與所述第一電平輸入端vt1連接。

在實際操作時，由第一時鐘信號輸入端clk1輸入的第一時鐘信號和由第二時鐘信號輸入端clk2輸入的第二時鐘信號為同頻反相的時鐘信號；第一電平輸入端vt1可以輸入低電平vss。

在圖1所示的實施例中，g1的第一時鐘信號輸入端接入第一控制時鐘信號clkb，g2的第二時鐘信號輸入端接入第二控制時鐘信號clka；g2的第一時鐘信號輸入端接入第二控制時鐘信號clka，g2的第二時鐘信號輸入端接入第一控制時鐘信號clkb；g3的第一時鐘信號輸入端接入第一控制時鐘信號clkb，g3的第二時鐘信號輸入端接入第二控制時鐘信號clka；g4的第一時鐘信號輸入端接入第二控制時鐘信號clka，g4的第二時鐘信號輸入端接入第一控制時鐘信號clkb；也即，奇偶級移位寄存器單元的結(jié)構(gòu)的區(qū)別僅在于第一時鐘信號、第二時鐘信號互換。

具體的，所述上拉節(jié)點控制模塊可以包括：

第一上拉節(jié)點控制晶體管，柵極和第一極都與所述輸入端連接，第二極與所述上拉節(jié)點連接；

第二上拉節(jié)點控制晶體管，柵極與所述第一時鐘信號輸入端連接，第一極與所述輸入端連接，第二極與所述上拉節(jié)點連接；

第三上拉節(jié)點控制晶體管，柵極與所述復(fù)位端連接，第一極與所述上拉節(jié)點連接，第二極與所述第一電平輸入端連接；以及

第四上拉節(jié)點控制晶體管，柵極與所述下拉節(jié)點連接，第一極與所述上拉節(jié)點連接，第二極與所述第一電平輸入端連接；

所述下拉控制節(jié)點控制模塊可以包括：

第一下拉控制節(jié)點控制晶體管，柵極和第一極都與所述第一時鐘信號輸入端連接，第二極與所述下拉控制節(jié)點連接；以及，

第二下拉控制節(jié)點控制晶體管，柵極與所述上拉節(jié)點連接，第一極與所述下拉控制節(jié)點連接，第二極與所述第一電平輸入端連接；

所述下拉節(jié)點控制模塊可以包括：

第一下拉節(jié)點控制晶體管，柵極與所述下拉控制節(jié)點連接，第一極與所述第一時鐘信號輸入端連接，第二極與所述下拉節(jié)點連接；以及，

第二下拉節(jié)點控制晶體管，柵極與所述上拉節(jié)點連接，第一極與所述下拉節(jié)點連接，第二極與所述第一電平輸入端連接；

所述輸出模塊可以包括：

第一輸出晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第二時鐘信號輸入端連接，第二極與所述柵極驅(qū)動信號輸出端連接；

第二輸出晶體管，柵極與所述下拉節(jié)點連接，第一極與所述柵極驅(qū)動信號輸出端連接，第二極與所述第一電平輸入端連接；

第三輸出晶體管，柵極與所述第一時鐘信號輸入端連接，第一極與所述柵極驅(qū)動信號輸出端連接，第二極與所述第一電平輸入端連接；以及，

第四輸出晶體管，柵極與所述復(fù)位端連接，第一極與所述柵極驅(qū)動信號輸出端連接，第二極與所述第一電平輸入端連接。

如圖3所示，本發(fā)明所述的柵極驅(qū)動電路包括的移位寄存器單元的一具體實施例包括上拉節(jié)點控制模塊、下拉控制節(jié)點控制模塊、下拉節(jié)點控制模塊、第一存儲電容模塊和輸出模塊，其中，

所述上拉節(jié)點控制模塊包括：

第一上拉節(jié)點控制晶體管m1，柵極和漏極都與輸入端input連接，源極與上拉節(jié)點pu連接；

第二上拉節(jié)點控制晶體管m13，柵極與第一時鐘信號輸入端clk1連接，漏極與所述輸入端input連接，源極與所述上拉節(jié)點pu連接；

第三上拉節(jié)點控制晶體管m2，柵極與復(fù)位端reset連接，漏極與所述上拉節(jié)點pu連接，源極與輸入低電平vss的低電平輸入端連接；以及

第四上拉節(jié)點控制晶體管m10，柵極與下拉節(jié)點pd連接，漏極與所述上拉節(jié)點pu連接，源極與輸入低電平vss的低電平輸入端連接；

所述下拉控制節(jié)點控制模塊包括：

第一下拉控制節(jié)點控制晶體管m9，柵極和漏極都與所述第一時鐘信號輸入端clk1連接，源極與下拉控制節(jié)點pd_cn連接；以及，

第二下拉控制節(jié)點控制晶體管m8，柵極與所述上拉節(jié)點pu連接，漏極與所述下拉控制節(jié)點pd_cn連接，源極與輸入低電平vss的低電平輸入端連接；

所述下拉節(jié)點控制模塊包括：

第一下拉節(jié)點控制晶體管m5，柵極與所述下拉控制節(jié)點pd_cn連接，漏極與所述第一時鐘信號輸入端clk1連接，漏極與所述下拉節(jié)點pd連接；以及，

第二下拉節(jié)點控制晶體管m6，柵極與所述上拉節(jié)點pu連接，漏極與所述下拉節(jié)點pd連接，源極與輸入低電平vss的低電平輸入端連接；

所述輸出模塊包括：

第一輸出晶體管m3，柵極與所述上拉節(jié)點pu連接，漏極與第二時鐘信號輸入端clk2連接，源極與柵極驅(qū)動信號輸出端output連接；

第二輸出晶體管m11，柵極與所述下拉節(jié)點pd連接，漏極與所述柵極驅(qū)動信號輸出端output連接，源極與輸入低電平vss的低電平輸入端連接；

第三輸出晶體管m12，柵極與所述第一時鐘信號輸入端clk1連接，漏極與所述柵極驅(qū)動信號輸出端output連接，源極與輸入低電平vss的低電平輸入端連接；以及，

第四輸出晶體管m11，柵極與所述復(fù)位端reset連接，漏極與所述柵極驅(qū)動信號輸出端output連接，源極與所述輸入低電平vss的低電平輸入端連接；

所述第一存儲電容模塊包括：第一存儲電容c1，連接于所述上拉節(jié)點pu與所述柵極驅(qū)動信號輸出端output之間。

在如圖3所示的移位寄存器單元的具體實施例中，所有的晶體管都為n型晶體管，但是在實際操作時，以上晶體管也可以被替換為p型，僅需相應(yīng)修改控制信號的時序即可，在此對晶體管的類型不作限定。

假設(shè)在如圖3所示的移位寄存器單元的具體實施例中，clk1接入第一控制時鐘信號clkb，clk2接入第二控制時鐘信號clka，clka和clkb同頻反相，當(dāng)需要本發(fā)明如圖3所示的移位寄存器單元的具體實施例輸出具有兩個脈沖的柵極驅(qū)動信號時，如圖4所示，該移位寄存器單元的具體實施例的工作過程如下：

在第一階段s1，input輸入高電平，reset輸入低電平，clka為低電平，clkb為高電平，m1打開，m2關(guān)閉，pu與input連接，input通過打開的m1對c1充電，從而pu的電位為高電平，m3打開，output輸出低電平；由于此時clkb為高電平，并pu的電位也為高電平，從而m9和m8都打開，通過設(shè)置m9的寬長比和m8的寬長比，以使得此時pd的電位為低電平，m11和m4都關(guān)閉；m12打開，以進一步使得output接入vss；

在第二階段s2，input輸入低電平，reset輸入低電平，clka為高電平，clkb為低電平，m1、m2和m3都關(guān)閉，m9關(guān)閉，c1自舉拉升pu的電位，使得m3打開，output接入clka，從而output輸出高電平；m8和m6都打開，從而將pd_cn的電位和pd的電位拉低；m2、m4、m11和m12都關(guān)閉；

在第三階段s3，input輸入高電平，reset輸入高電平，clka為低電平，clkb為高電平，m1打開，m9打開，m13打開，m2打開，通過設(shè)置m1的寬長比和m2的寬長比，使得此時pu的電位為高電平，m3打開，output輸出低電平；由于此時clkb為高電平，并pu的電位也為高電平，從而m9和m8都打開，通過設(shè)置m9的寬長比和m8的寬長比，以使得此時pd的電位為低電平，m11關(guān)閉；m4和m12都開啟，以使得output接入vss；

在第四階段s4，input輸入低電平，reset輸入低電平，clka為高電平，clkb為低電平，m1、m2、m13和m9都關(guān)閉，c1自舉拉升pu的電位，使得m3打開，output接入clka，從而output輸出高電平，m8和m6都打開，從而將pd_cn的電位和pd的電位拉低；m2、m4、m11和m12都關(guān)閉；

在第五階段s5，input輸入低電平，reset輸入高電平，clka為低電平，clkb為高電平，m1關(guān)閉，m13和m9打開，m2關(guān)閉，pu接入vss，從而pu的電位變?yōu)榈碗娖剑琺9打開以使得pd_cn的電位變?yōu)楦唠娖?，從而控制m5打開，使得pd接入clkb，pd的電位變?yōu)楦唠娖?，m3關(guān)閉，m11打開，m4打開，m12打開，以使得output接入vss，output輸出低電平。

根據(jù)一種具體實施方式，如圖5所示，所述信號傳遞單元包括：輸入控制信號端input、復(fù)位控制信號端reset和傳遞信號輸出端output；所述信號傳遞單元可以還包括：

上拉控制節(jié)點控制模塊51，分別與所述輸入控制信號端input和上拉控制節(jié)點pu_cn連接，用于在所述輸入控制信號端input的控制下控制所述上拉控制節(jié)點pu_cn是否與所述輸入控制信號端input連接；

第二存儲電容模塊52，連接于所述上拉控制節(jié)點pu_cn和所述傳遞信號輸出端output之間；

復(fù)位模塊53，分別與所述復(fù)位控制信號端reset、所述上拉控制節(jié)點pu_cn、所述傳遞信號輸出端output和第一電平輸入端vt1之間，用于在所述復(fù)位控制信號端reset的控制下，控制所述上拉控制節(jié)點pu_cn是否與所述第一電平輸入端vt1連接，并控制所述傳遞信號輸出端output是否與所述第一電平輸入端vt1連接；以及，

上拉模塊54，分別與所述上拉控制節(jié)點pu_cn、第二時鐘信號輸入端clk2和所述傳遞信號輸出端output連接，用于在所述上拉控制節(jié)點pu_cn的控制下控制所述傳遞信號輸出端output是否與所述第二時鐘信號輸入端clk2連接。

如圖6所示，在圖5所示的信號傳遞單元的實施例的基礎(chǔ)上，

所述上拉控制節(jié)點控制模塊51包括上拉控制節(jié)點控制晶體管muc；

所述上拉控制節(jié)點控制晶體管muc的柵極和所述上拉控制節(jié)點控制晶體管muc的漏極都與所述輸入控制信號端input連接；所述上拉控制節(jié)點控制晶體管muc的源極與所述上拉控制節(jié)點pu_cn連接；

所述第二存儲電容模塊52包括：第二存儲電容c2，連接于所述上拉控制節(jié)點pu_cn和傳遞信號輸出端output之間；

所述復(fù)位模塊53包括第一復(fù)位晶體管mr1和第二復(fù)位晶體管mr2；

所述第一復(fù)位晶體管mr1的柵極與所述復(fù)位控制信號端reset連接，所述第一復(fù)位晶體管mr1的漏極與所述上拉控制節(jié)點pu_cn連接，所述第一復(fù)位晶體管mr1的源極與輸入低電平vss的低電平輸入端連接；

所述第二復(fù)位晶體管mr1的柵極與所述復(fù)位控制信號端reset連接，所述第二復(fù)位晶體管mr1的漏極與所述傳遞信號輸出端output連接，所述第二復(fù)位晶體管mr1的源極與輸入低電平vss的低電平輸入端連接；

所述上拉模塊54包括上拉晶體管mu；

所述上拉晶體管mu的柵極與所述上拉控制節(jié)點pu_cn連接，所述上拉晶體管mu的漏極與第二時鐘信號輸入端clk2連接。

在實際操作時，當(dāng)如圖6所示的信號傳遞單元為奇數(shù)級信號傳遞單元時，clk2接入clka，當(dāng)如圖6所示的信號傳遞單元為奇數(shù)級信號傳遞單元時，clk2接入clkb。

如圖7所示，本發(fā)明如圖6所示的信號傳遞單元的具體實施例在工作時，假設(shè)此時clk2接入clka，

在第一信號傳遞階段t1，input輸入高電平，reset輸入低電平，clka輸入低電平，muc打開，mr1和mr2關(guān)閉，pu_cn與input連接，從而input通過打開的muc向c2充電，pu_cn的電位為高電平，mu打開，output輸出低電平；

在第二信號傳遞階段t2，input輸入低電平，reset輸入低電平，clka輸入高電平，muc關(guān)閉，mr1和mr2都關(guān)閉，c2自舉拉升pu_cn的電位，mu繼續(xù)打開，output輸出高電平；

在第三信號傳遞階段t3，input輸入高電平，reset輸入高電平，clka輸入低電平，muc打開，mr1和mr2都打開，通過設(shè)置muc的寬長比和mr1的寬長比，以使得此時pu_cn的電位為高電平，mu打開，output與clka連接并output通過打開的mr2接入vss，output輸出低電平；

在第四信號傳遞階段t4，input輸入低電平，reset輸入低電平，clka輸入高電平，muc、mr1和mr2都關(guān)閉，pu_cn的電位維持為高電平，mu打開，從而output與clka連接，output輸出高電平；

在第五信號傳遞階段t5，input輸入低電平，reset輸入高電平，mr1和mr2打開，muc關(guān)閉，pu_cn接入vss，從而pu_cn的電位為低電平，mu關(guān)閉，output通過打開的mr2接入vss，output輸出低電平。

在實際操作時，所述輸出控制單元與2n個輸出控制端連接；所述輸出控制單元可以包括2n×2n個輸出控制晶體管；

所述柵極驅(qū)動子電路包括的每一級移位寄存器單元的柵極驅(qū)動信號輸出端分別通過2n個所述輸出控制晶體管與2n行柵線連接，每一所述輸出控制晶體管的柵極分別與一所述輸出控制端連接。

具體的，當(dāng)n等于1時，所述輸出控制單元可以包括：

第一輸出控制晶體管，柵極與第一輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第一級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第一行柵線連接；

第二輸出控制晶體管，柵極與所述第一輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第二級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第二行柵線連接；

第三輸出控制晶體管，柵極與第二輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第一級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第三行柵線連接；以及，

第四輸出控制晶體管，柵極與第二輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第二級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第四行柵線連接。

具體的，當(dāng)n等于2時，所述輸出控制單元包括：

第一輸出控制晶體管，柵極與第一輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第一級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第一行柵線連接；

第二輸出控制晶體管，柵極與所述第一輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第二級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第二行柵線連接；

第三輸出控制晶體管，柵極與第一輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第三級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第三行柵線連接；

第四輸出控制晶體管，柵極與第一輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第四級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第四行柵線連接；

第五輸出控制晶體管，柵極與第二輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第一級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第五行柵線連接；

第六輸出控制晶體管，柵極與所述第二輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第二級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第六行柵線連接；

第七輸出控制晶體管，柵極與第二輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第三級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第七行柵線連接；

第八輸出控制晶體管，柵極與第二輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第四級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第八行柵線連接；

第九輸出控制晶體管，柵極與第三輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第一級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第九行柵線連接；

第十輸出控制晶體管，柵極與第三輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第二級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第十行柵線連接；

第十一輸出控制晶體管，柵極與第三輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第三級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第十一行柵線連接；

第十二輸出控制晶體管，柵極與第三輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第四級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第十二行柵線連接；

第十三輸出控制晶體管，柵極與第四輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第一級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第十三行柵線連接；

第十四輸出控制晶體管，柵極與第四輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第二級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第十四行柵線連接；

第十五輸出控制晶體管，柵極與第四輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第三級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第十五行柵線連接；以及，

第十六輸出控制晶體管，柵極與第四輸出控制端連接，第一極與所述柵極驅(qū)動子電路包括的第四級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與所述2n×2n行柵線中的第十六行柵線連接。

下面通過一具體實施例來說明所述輸出控制單元的結(jié)構(gòu)。

如圖8所示，在如圖1所示的柵極驅(qū)動電路的實施例的基礎(chǔ)上，所述第一輸出控制單元101分別與第一輸出控制端t1和第二輸出控制端t2連接；

所述第一輸出控制單元101包括：

第一輸出控制晶體管m1011，柵極與第一輸出控制端t1連接，漏極與所述第一級移位寄存器單元g1的第一級柵極驅(qū)動信號輸出端g[1]連接，源極與所述第一行柵線gate1連接；

第二輸出控制晶體管m1012，柵極與所述第一輸出控制端t1連接，漏極與所述第二級移位寄存器單元g2的第二級柵極驅(qū)動信號輸出端g[2]連接，源極與所述第二行柵線gate2連接；

第三輸出控制晶體管m1013，柵極與第二輸出控制端t2連接，漏極與所述第一級移位寄存器單元g1的第一級柵極驅(qū)動信號輸出端g[1]連接，源極與所述第三行柵線gate3連接；以及，

第四輸出控制晶體管m1014，柵極與第二輸出控制端t2連接，漏極與所述第二級移位寄存器單元g2的第二級柵極驅(qū)動信號輸出端g[2]連接，源極與所述第四行柵線gate4連接；

所述第二輸出控制單元102包括：

第五輸出控制晶體管m1021，柵極與第一輸出控制端t1連接，漏極與所述第三級移位寄存器單元g3的第三級柵極驅(qū)動信號輸出端g[3]連接，源極與所述第五行柵線gate5連接；

第六輸出控制晶體管m1022，柵極與所述第一輸出控制端t1連接，漏極與所述第四級移位寄存器單元g4的第四級柵極驅(qū)動信號輸出端g[4]連接，源極與所述第六行柵線gate6連接；

第七輸出控制晶體管m1023，柵極與第二輸出控制端t2連接，漏極與所述第三級移位寄存器單元g3的第三級柵極驅(qū)動信號輸出端g[3]連接，源極與所述第七行柵線gate7連接；以及，

第八輸出控制晶體管m1024，柵極與第二輸出控制端t2連接，漏極與所述第四級移位寄存器單元g4的第四級柵極驅(qū)動信號輸出端g[4]連接，源極與所述第八行柵線gate8連接。

在圖8所示的具體實施例中，所有的輸出控制晶體管都為n型晶體管，但是在實際操作時，以上輸出控制晶體管也可以被替換為p型晶體管，僅需相應(yīng)修改控制信號的時序即可，在此對輸出控制晶體管的類型不作限定。

本發(fā)明實施例所述的柵極驅(qū)動電路包括多級移位寄存器單元和多級信號傳遞單元，移位寄存器單元用于產(chǎn)生用于驅(qū)動?xùn)啪€的柵極驅(qū)動信號，信號傳遞單元僅用于信號傳遞，信號傳遞單元輸出的信號不用于柵線的驅(qū)動。

在本發(fā)明實施例所述的柵極驅(qū)動電路包括的中，當(dāng)n等于1時，輸入各級移位寄存器單元的輸入端的輸入信號在每一顯示周期內(nèi)具有2個脈沖；當(dāng)n等于2時，輸入各級移位寄存器單元的輸入端的輸入信號在每一顯示周期內(nèi)具有4個脈沖；當(dāng)n等于4時，輸入各級移位寄存器單元的輸入端的輸入信號在每一顯示周期內(nèi)具有8個脈沖，以此類推。vss為直流低電平。

如圖9所示，t1輸入的第一輸出控制信號的周期和t2輸入的第二輸出控制信號的周期相等，t1輸入的第一輸出控制信號的周期和t2輸入的第二輸出控制信號的周期為clka的周期的兩倍，所述第一輸出控制信號和所述第二輸出控制信號同頻反相；并由于在圖8所示的具體實施例中，n等于1，因此在圖9中，stv輸入的起始信號在每一顯示周期內(nèi)具有兩個脈沖。

如圖9所示，本發(fā)明如圖8所示的柵極驅(qū)動電路的具體實施例在工作時，

第一級移位寄存器單元g1的輸入端input1與起始端stv連接；

當(dāng)stv輸入的第一個脈沖輸入到第一級移位寄存器單元g1的第一輸入端input1時，第一級移位寄存器單元g1包括的第一上拉節(jié)點控制晶體管m1開啟，第一級移位寄存器單元g1中的上拉節(jié)點的電位升到高電平；當(dāng)?shù)谝患壱莆患拇嫫鲉卧牡谝惠斎攵薸nput1接入的stv輸入的起始信號變?yōu)榈碗娖綍r，第一級移位寄存器單元g1包括的第一上拉節(jié)點控制晶體管m1關(guān)閉，第一級移位寄存器單元g1中的上拉節(jié)點的電位由于第一存儲電容c1的存在電位繼續(xù)升高，此時第一級移位寄存器單元g1包括的第一輸出晶體管m3打開，clka的高電平信號輸入到第一級移位寄存器單元g1的第一級柵極驅(qū)動信號輸出端g[1]，此時t1輸入的第一輸出控制信號為高電平，m1011和m1012都打開，t2輸入的第二輸出控制信號為低電平，m1013和m1014都關(guān)閉，此時g[1]輸出至第一行柵線gate1；當(dāng)?shù)谝患壱莆患拇嫫鲉卧猤1的第一復(fù)位端reset1輸入高電平時，g[1]輸出至第一行柵線gate1的第一行柵極驅(qū)動信號的電位被拉低，這樣完成第一行柵線驅(qū)動；

當(dāng)g[1]輸出高電平至第二級移位寄存器單元g2的第二輸入端input2時，第二級移位寄存器單元g2包括的第一上拉節(jié)點控制晶體管m1開啟，第二級移位寄存器單元g2中的上拉節(jié)點的電位升到高電平；當(dāng)?shù)诙壱莆患拇嫫鲉卧猤2的第二輸入端input2接入的g[1]輸出的信號變?yōu)榈碗娖綍r，第二級移位寄存器單元g2包括的第一上拉節(jié)點控制晶體管m1關(guān)閉，第二級移位寄存器單元g2中的上拉節(jié)點的電位由于第一存儲電容c1的存在而繼續(xù)升高，此時第二級移位寄存器單元g2包括的第一輸出晶體管m3打開，clkb的高電平信號輸入到第二級移位寄存器單元g2的第二級柵極驅(qū)動信號輸出端g[2]，此時t1輸入的第一輸出控制信號為高電平，m1011和m1012都打開，t2輸入的第二輸出控制信號為低電平，m1013和m1014都關(guān)閉，此時g[2]輸出到第二行柵線gate2；當(dāng)?shù)诙壱莆患拇嫫鲉卧猤2的第二復(fù)位端reset2輸入高電平時，g[2]輸出至第二行柵線gate2的第二行柵極驅(qū)動信號的電位被拉低，這樣完成第二行柵線驅(qū)動；

當(dāng)stv輸入的第二個脈沖輸入到第一級移位寄存器單元g1的第一輸入端input1時，第一級移位寄存器單元g1包括的第一上拉節(jié)點控制晶體管m1開啟，第一級移位寄存器單元g1中的上拉節(jié)點的電位升到高電平；當(dāng)?shù)谝患壱莆患拇嫫鲉卧猤1的第一輸入端input1接入的stv輸入的起始信號變?yōu)榈碗娖綍r，第一級移位寄存器單元g1包括的第一上拉節(jié)點控制晶體管m1關(guān)閉，第一級移位寄存器單元g1中的上拉節(jié)點的電位由于第一存儲電容c1的存在而繼續(xù)升高，此時第一級移位寄存器單元g1包括的第一輸出晶體管m3打開，clka的高電平信號輸入到第一級移位寄存器單元g1的第一級柵極驅(qū)動信號輸出端g[1]，此時t1輸入的第一輸出控制信號為低電平，m1011和m1012都關(guān)閉，t2輸入的第二輸出控制信號為高電平，m1013和m1014都打開，此時g[1]輸出至第三行柵線gate3；當(dāng)?shù)谝患壱莆患拇嫫鲉卧猤1的第一復(fù)位端reset1輸入高電平時，g[1]輸出至第三行柵線gate3的第三級柵極驅(qū)動信號的電位被拉低，這樣完成第三行柵線驅(qū)動；

當(dāng)g[1]輸出高電平至第二級移位寄存器單元g2的第二輸入端input2時，第二級移位寄存器單元g2包括的第一上拉節(jié)點控制晶體管m1開啟，第二級移位寄存器單元g2中的上拉節(jié)點的電位升到高電平；當(dāng)?shù)诙壱莆患拇嫫鲉卧猤2的第二輸入端input2接入的g[1]輸出的信號變?yōu)榈碗娖綍r，第二級移位寄存器單元g2包括的第一上拉節(jié)點控制晶體管m1關(guān)閉，第二級移位寄存器單元g2中的上拉節(jié)點的電位由于第一存儲電容c1的存在而繼續(xù)升高，此時第二級移位寄存器單元g2包括的第一輸出晶體管m3打開，clkb的高電平信號輸入到第二級移位寄存器單元g2的第二級柵極驅(qū)動信號輸出端g[2]，此時t1輸出的第一輸出控制信號為低電平，m1011和m1012都關(guān)閉，t2輸入的第二輸出控制信號為高電平，m1013和m1014都打開，此時g[2]輸出至第四行柵線gate4；當(dāng)?shù)诙壱莆患拇嫫鲉卧猤2的第二復(fù)位端reset2輸入高電平時，g[2]輸出至第四行柵線gate4的第四行柵極驅(qū)動信號的電位被拉低，這樣完成第四行柵線驅(qū)動；

第一級信號傳遞單元d-g1和第二級信號傳遞單元d-g2完成信號傳遞后將信號輸入到第三級移位寄存器單元g3；第三級移位寄存器單元g3的工作過程和第四級移位寄存器單元g4的工作過程同上，完成第五行柵線至第八行柵線的驅(qū)動。

在圖9所示的時序圖中，clka為第二控制時鐘信號，clkb為第一控制時鐘信號，stv為起始端，t1為第一輸出控制端，t2為第二輸出控制端，g[1]為第一級柵極驅(qū)動信號輸出端，g[2]為第二級柵極驅(qū)動信號輸出端，g[3]為第三級柵極驅(qū)動信號輸出端，g[4]為第四級柵極驅(qū)動信號輸出端，d-g[1]為第一級傳遞信號輸出端，d-g[2]為第二級傳遞信號輸出端，gate1為第一行柵線，gate2為第二行柵線，gate3為第三行柵線，gate4為第四行柵線，gate5為第五行柵線，gate6為第六行柵線，gate7為第七行柵線，gate8為第八行柵線。

在本發(fā)明如圖8所示的柵極驅(qū)動電路的具體實施例中，一級移位寄存器單元產(chǎn)生兩個柵極驅(qū)動信號，分別驅(qū)動兩行柵線。本發(fā)明實施例通過改變起始信號和柵極驅(qū)動電路的結(jié)構(gòu)，以有效減少柵極驅(qū)動電路采用的晶體管的數(shù)量，可以實現(xiàn)lcd(liquidcrystaldisplay，液晶顯示器)面板窄邊框的設(shè)計，同時達(dá)到降低功耗的目的。

在本發(fā)明所述的柵極驅(qū)動電路的另一具體實施例中，n可以等于2，此時本發(fā)明實施例所述的柵極驅(qū)動電路a個柵極驅(qū)動子電路以及a-1個設(shè)置于每兩個相鄰設(shè)置的柵極驅(qū)動子電路之間的信號傳遞子電路；每一所述柵極驅(qū)動子電路包括輸出控制單元以及依次設(shè)置的相互級聯(lián)的四級移位寄存器單元；每一所述信號傳遞子電路包括相互級聯(lián)的四級信號傳遞單元；a為大于1的整數(shù)；

輸入第一級移位寄存器單元的輸入端的起始信號在每一顯示周期內(nèi)具有4個脈沖；

假設(shè)所述第一時鐘信號的周期為t，則所述輸出控制單元包括的第一輸出控制端輸入的第一輸出控制信號的周期、所述輸出控制單元包括的第二輸出控制端輸入的第二輸出控制信號的周期，所述輸出控制單元包括的第三輸出控制端輸入的第三輸出控制信號的周期和所述輸出控制單元包括的第四輸出控制端輸入的第四輸出控制信號的周期都為8t，所述第一輸出控制信號的占空比、所述第二輸出控制信號的占空比、所述第三輸出控制信號的占空比和所述第四輸出控制信號的占空比都為1/4，所述第二輸出控制信號比所述第一輸出控制信號推遲t/4，所述第三輸出控制信號比所述第二輸出控制信號推遲t/4，所述第四輸出控制信號比所述第三輸出控制信號推遲t/4；

并且在本發(fā)明所述的柵極驅(qū)動電路的該具體實施例中，所述輸出控制單元分別與第一輸出控制端、第二輸出控制端、第三輸出控制端和第四輸出控制端連接；

所述輸出控制單元包括：

第一輸出控制晶體管，柵極與第一輸出控制端連接，第一極與第一級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與第一行柵線連接；

第二輸出控制晶體管，柵極與所述第一輸出控制端連接，第一極與第二級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與第二行柵線連接；

第三輸出控制晶體管，柵極與第一輸出控制端連接，第一極與第三級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與第三行柵線連接；

第四輸出控制晶體管，柵極與第一輸出控制端連接，第一極與第四級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與第四行柵線連接；

第五輸出控制晶體管，柵極與第二輸出控制端連接，第一極與所述第一級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與第五行柵線連接；

第六輸出控制晶體管，柵極與所述第二輸出控制端連接，第一極與所述第二級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與第六行柵線連接；

第七輸出控制晶體管，柵極與第二輸出控制端連接，第一極與所述第三級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與第七行柵線連接；

第八輸出控制晶體管，柵極與第二輸出控制端連接，第一極與所述第四級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與第八行柵線連接；

第九輸出控制晶體管，柵極與第三輸出控制端連接，第一極與所述第一級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與第九行柵線連接；

第十輸出控制晶體管，柵極與第三輸出控制端連接，第一極與所述第二級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與第十行柵線連接；

第十一輸出控制晶體管，柵極與第三輸出控制端連接，第一極與所述第三級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與第十一行柵線連接；

第十二輸出控制晶體管，柵極與第三輸出控制端連接，第一極與所述第四級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與第十二行柵線連接；

第十三輸出控制晶體管，柵極與第四輸出控制端連接，第一極與所述第一級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與第十三行柵線連接；

第十四輸出控制晶體管，柵極與第四輸出控制端連接，第一極與所述第二級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與第十四行柵線連接；

第十五輸出控制晶體管，柵極與第四輸出控制端連接，第一極與所述第三級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與第十五行柵線連接；以及，

第十六輸出控制晶體管，柵極與第四輸出控制端連接，第一極與所述第四級移位寄存器單元的柵極驅(qū)動信號輸出端連接，第二極與第十六行柵線連接；

通過如上的輸出控制單元的結(jié)構(gòu)設(shè)置，可以通過一柵極驅(qū)動子電路包括的四級移位寄存器驅(qū)動十六行柵線。

本發(fā)明實施例所述的柵極驅(qū)動電路的驅(qū)動方法，應(yīng)用于上述的柵極驅(qū)動電路，所述驅(qū)動方法包括：

輸出控制單元根據(jù)由輸出控制端輸入的輸出控制信號和b級移位寄存器單元的柵極驅(qū)動信號輸出端分別輸出的柵極驅(qū)動信號，向相應(yīng)的b×d行柵線分別提供柵極驅(qū)動信號；

信號傳遞單元根據(jù)輸入控制信號端輸入的輸入控制信號以及復(fù)位控制信號端輸入的復(fù)位控制信號，以控制傳遞信號輸出端輸出的信號，以使得第a信號傳遞子電路包括的最后一級信號傳遞單元為通過其傳遞信號輸出端為第a+1柵極驅(qū)動子電路包括的第一級柵極驅(qū)動單元提供起始信號；

a為小于a的正整數(shù)，a、b、d都為大于1的整數(shù)。

本發(fā)明實施例所述的柵極驅(qū)動電路的驅(qū)動方法通過輸出控制單元控制每一級移位寄存器單元為多行柵線提供相應(yīng)的柵極驅(qū)動信號，采用包含晶體管數(shù)目較少的信號傳遞單元來為相鄰下一柵極驅(qū)動子電路包括的第一級移位寄存器單元的輸入端提供起始信號，從而可以減少柵極驅(qū)動電路中的晶體管的數(shù)目，利于實現(xiàn)窄邊框。

在具體實施時，當(dāng)b和d可以都等于2n，n為正整數(shù)，所述輸出控制單元包括2n個輸出控制端和2n×2n個輸出控制晶體管，并每一所述移位寄存器單元分別與第一時鐘信號輸入端和第二時鐘信號輸入端連接時，由第一時鐘信號輸入端輸入的第一時鐘信號和由第二時鐘信號輸入端輸入的第二時鐘信號同頻反相；

當(dāng)n等于1時，所述輸出控制單元包括的第一輸出控制端輸入的第一輸出控制信號和所述輸出控制單元包括的第二輸出控制端輸入的第二輸出控制信號同頻反相，所述第一時鐘信號的占空比和所述第一輸出控制信號的占空比都為1，所述第一輸出控制信號的周期為所述第一時鐘信號的周期的2倍；

當(dāng)n等于2時，所述第一時鐘信號的周期為t，所述輸出控制單元包括的第一輸出控制端輸入的第一輸出控制信號的周期、所述輸出控制單元包括的第二輸出控制端輸入的第二輸出控制信號的周期，所述輸出控制單元包括的第三輸出控制端輸入的第三輸出控制信號的周期和所述輸出控制單元包括的第四輸出控制端輸入的第四輸出控制信號的周期都為8t，所述第一輸出控制信號的占空比、所述第二輸出控制信號的占空比、所述第三輸出控制信號的占空比和所述第四輸出控制信號的占空比都為1/4，所述第二輸出控制信號比所述第一輸出控制信號推遲t/4，所述第三輸出控制信號比所述第二輸出控制信號推遲t/4，所述第四輸出控制信號比所述第三輸出控制信號推遲t/4。

本發(fā)明實施例所述的顯示裝置包括上述柵極驅(qū)動電路。

以上所述是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本發(fā)明的保護范圍。