本發(fā)明屬于柵極驅(qū)動(dòng)電路技術(shù)領(lǐng)域，具體涉及一種移位寄存器及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)電路。

背景技術(shù)：

為簡(jiǎn)化顯示面板的結(jié)構(gòu)，可使用形成在陣列基板上的柵極驅(qū)動(dòng)電路(GOA)驅(qū)動(dòng)?xùn)啪€。柵極驅(qū)動(dòng)電路包括多個(gè)級(jí)聯(lián)的移位寄存器，每個(gè)移位寄存器驅(qū)動(dòng)一條柵線，當(dāng)一個(gè)移位寄存器輸出導(dǎo)通信號(hào)時(shí)還可觸發(fā)其它移位寄存器的工作，故只要用幾個(gè)簡(jiǎn)單的控制信號(hào)即可實(shí)現(xiàn)對(duì)全部柵線的驅(qū)動(dòng)。

很多情況下，希望顯示面板能實(shí)現(xiàn)雙向掃描，即要求各柵線既可從上至下輪流導(dǎo)通，也可從下至上輪流導(dǎo)通。如圖5所示，為實(shí)現(xiàn)雙向掃描，需要設(shè)置第一信號(hào)端FW和第二信號(hào)端BW，兩信號(hào)端中有一個(gè)持續(xù)為高電平，另一個(gè)持續(xù)為低電平，當(dāng)為高電平的端口不同時(shí)，掃描方向也不同。

同時(shí)，在一幀畫(huà)面中，只需部分時(shí)間即可完成對(duì)全部柵線的掃描，剩下的時(shí)間為空置階段(Blank Time)，空置階段中除第一信號(hào)端FW和第二信號(hào)端BW外的其它端口的信號(hào)都保持為低電平。由于空置階段中第一信號(hào)端FW和第二信號(hào)端BW中有一個(gè)持續(xù)為高電平，且晶體管不可避免的存在一定的漏電流，故本階段中存儲(chǔ)電容C會(huì)逐漸產(chǎn)生電荷積累，移位寄存器的上拉節(jié)點(diǎn)PU電平逐漸升高，相應(yīng)控制輸出的晶體管會(huì)處于非飽和狀態(tài)，這樣在下一幀畫(huà)面(即各移位寄存器重新開(kāi)始工作)時(shí)，移位寄存器(尤其是最后一級(jí)移位寄存器)容易產(chǎn)生輸出異常，影響顯示質(zhì)量。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明至少部分解決現(xiàn)有的雙向掃描的移位寄存器容易產(chǎn)生輸出異常問(wèn)題，提供一種可實(shí)現(xiàn)雙向掃描且可避免輸出異常的移位寄存器及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)電路。

解決本發(fā)明技術(shù)問(wèn)題所采用的技術(shù)方案是一種移位寄存器，其包括：

輸入單元，其連接輸入端、第一信號(hào)端、上拉節(jié)點(diǎn)，用于在輸入端的控制下將第一信號(hào)端的信號(hào)引入上拉節(jié)點(diǎn)；

復(fù)位單元，其連接復(fù)位端、第二信號(hào)端、上拉節(jié)點(diǎn)，用于在復(fù)位端的控制下將第二信號(hào)端的信號(hào)引入上拉節(jié)點(diǎn)；

輸出單元，其連接輸出端、第一時(shí)鐘端、上拉節(jié)點(diǎn)，用于根據(jù)上拉節(jié)點(diǎn)的電平將第一時(shí)鐘端的信號(hào)引入輸出端；

下拉單元，其連接第三信號(hào)端、第二時(shí)鐘端、定電平端、輸出端、上拉節(jié)點(diǎn)、下拉節(jié)點(diǎn)，用于根據(jù)下拉節(jié)點(diǎn)的電平將定電平端的信號(hào)引入上拉節(jié)點(diǎn)和輸出端，并用于在第三信號(hào)端的控制下將定電平端的信號(hào)引入上拉節(jié)點(diǎn)和輸出端；

下拉控制單元，其連接第二時(shí)鐘端、上拉節(jié)點(diǎn)、下拉節(jié)點(diǎn)、定電平端，用于根據(jù)第二時(shí)鐘端的信號(hào)和上拉節(jié)點(diǎn)的電平控制下拉節(jié)點(diǎn)的電平；

存儲(chǔ)電容，其第一極連接上拉節(jié)點(diǎn)，第二極連接下拉節(jié)點(diǎn)。

優(yōu)選的是，所述輸入單元包括第一晶體管，其中，

所述第一晶體管的柵極連接輸入端，第一極連接第一信號(hào)端，第二極連接上拉節(jié)點(diǎn)。

進(jìn)一步優(yōu)選的是，所述復(fù)位單元包括第二晶體管，其中，

所述第二晶體管的柵極連接復(fù)位端，第一極連接上拉節(jié)點(diǎn)，第二極連接第二信號(hào)端。

進(jìn)一步優(yōu)選的是，所述輸出單元包括第三晶體管，其中，

所述第三晶體管的柵極連接上拉節(jié)點(diǎn)，第一極連接第一時(shí)鐘端，第二極連接輸出端。

進(jìn)一步優(yōu)選的是，所述下拉單元包括第四晶體管、第五晶體管、第六晶體管、第七晶體管、第八晶體管、第九晶體管，其中，

所述第四晶體管的柵極連接第二時(shí)鐘端，第一極連接輸出端，第二極連接定電平端；

所述第五晶體管的柵極連接下拉節(jié)點(diǎn)，第一極連接上拉節(jié)點(diǎn)，第二極連接定電平端；

所述第六晶體管的柵極連接下拉節(jié)點(diǎn)，第一極連接輸出端，第二極連接定電平端；

所述第七晶體管的柵極連接第三信號(hào)端，第一極連接上拉節(jié)點(diǎn)，第二極連接定電平端；

所述第八晶體管的柵極連接第三信號(hào)端，第一極連接下拉節(jié)點(diǎn)，第二極連接第三信號(hào)端；

所述第九晶體管的柵極連接第三信號(hào)端，第一極連接輸出端，第二極連接定電平端。

進(jìn)一步優(yōu)選的是，所述下拉控制單元包括第十晶體管、第十一晶體管、第十二晶體管、第十三晶體管，其中，

所述第十晶體管的柵極連接第十三晶體管的第二極，第一極連接第二時(shí)鐘端，第二極連接下拉節(jié)點(diǎn)；

所述第十一晶體管的柵極連接上拉節(jié)點(diǎn)，第一極連接下拉節(jié)點(diǎn)，第二極連接定電平端；

所述第十二晶體管的柵極連接上拉節(jié)點(diǎn)，第一極連接第十三晶體管的第二極，第二極連接定電平端；

所述第十三晶體管的柵極連接第二時(shí)鐘端，第一極連接第二時(shí)鐘端。

進(jìn)一步優(yōu)選的是，所有晶體管均為N型晶體管；

或者，

所有晶體管均為P型晶體管。

解決本發(fā)明技術(shù)問(wèn)題所采用的技術(shù)方案是一種柵極驅(qū)動(dòng)電路，其包括：

多個(gè)級(jí)聯(lián)的上述移位寄存器。

解決本發(fā)明技術(shù)問(wèn)題所采用的技術(shù)方案是一種上述移位寄存器的驅(qū)動(dòng)方法，其包括：

空置階段：向定電平端提供關(guān)斷信號(hào)，向第三信號(hào)端提供導(dǎo)通信號(hào)，以將定電平端的關(guān)斷信號(hào)引入上拉節(jié)點(diǎn)和輸出端。

進(jìn)一步優(yōu)選的是，所述移位寄存器為上述的所有晶體管均為N型晶體管的移位寄存器，所述移位寄存器的驅(qū)動(dòng)方法包括：

在正向掃描時(shí)，向第一信號(hào)端持續(xù)輸入高電平，向第二信號(hào)端持續(xù)輸入低電平，向定電平端持續(xù)輸入低電平，而移位寄存器的驅(qū)動(dòng)過(guò)程具體包括：

充電階段：向輸入端輸入高電平，向第一時(shí)鐘端輸入低電平，向第二時(shí)鐘端輸入高電平，向復(fù)位端輸入低電平，向第三信號(hào)端輸入低電平；

輸出階段：向輸入端輸入低電平，向第一時(shí)鐘端輸入高電平，向第二時(shí)鐘端輸入低電平，向復(fù)位端輸入低電平，向第三信號(hào)端輸入低電平；

復(fù)位階段：向輸入端輸入低電平，向第一時(shí)鐘端輸入低電平，向第二時(shí)鐘端輸入高電平，向復(fù)位端輸入高電平，向第三信號(hào)端輸入低電平；

保持階段：向輸入端輸入低電平，向第一時(shí)鐘端和第二時(shí)鐘端交替輸入高電平，向復(fù)位端輸入低電平，向第三信號(hào)端輸入低電平；

空置階段：向輸入端輸入低電平，向第一時(shí)鐘端輸入低電平，向第二時(shí)鐘端輸入低電平，向復(fù)位端輸入低電平，向第三信號(hào)端輸入高電平；

在反向掃描時(shí)，向第一信號(hào)端持續(xù)輸入低電平，向第二信號(hào)端持續(xù)輸入高電平，向定電平端持續(xù)輸入低電平，而移位寄存器的驅(qū)動(dòng)過(guò)程具體包括：

充電階段：向復(fù)位端輸入高電平，向第一時(shí)鐘端輸入低電平，向第二時(shí)鐘端輸入高電平，向輸入端輸入低電平，向第三信號(hào)端輸入低電平；

輸出階段：向復(fù)位端輸入低電平，向第一時(shí)鐘端輸入高電平，向第二時(shí)鐘端輸入低電平，向輸入端輸入低電平，向第三信號(hào)端輸入低電平；

復(fù)位階段：向復(fù)位端輸入低電平，向第一時(shí)鐘端輸入低電平，向第二時(shí)鐘端輸入高電平，向輸入端輸入高電平，向第三信號(hào)端輸入低電平；

保持階段：向復(fù)位端輸入低電平，向第一時(shí)鐘端和第二時(shí)鐘端交替輸入高電平，向輸入端輸入低電平，向第三信號(hào)端輸入低電平；

空置階段：向復(fù)位端輸入低電平，向第一時(shí)鐘端輸入低電平，向第二時(shí)鐘端輸入低電平，向輸入端輸入低電平，向第三信號(hào)端輸入高電平；

或者，

所述移位寄存器為上述的所有晶體管均為P型晶體管的移位寄存器，所述移位寄存器的驅(qū)動(dòng)方法包括：

在正向掃描時(shí)，向第一信號(hào)端持續(xù)輸入低電平，向第二信號(hào)端持續(xù)輸入高電平，向定電平端持續(xù)輸入高電平，而移位寄存器的驅(qū)動(dòng)過(guò)程具體包括：

充電階段：向輸入端輸入低電平，向第一時(shí)鐘端輸入高電平，向第二時(shí)鐘端輸入低電平，向復(fù)位端輸入高電平，向第三信號(hào)端輸入高電平；

輸出階段：向輸入端輸入高電平，向第一時(shí)鐘端輸入低電平，向第二時(shí)鐘端輸入高電平，向復(fù)位端輸入高電平，向第三信號(hào)端輸入高電平；

復(fù)位階段：向輸入端輸入高電平，向第一時(shí)鐘端輸入高電平，向第二時(shí)鐘端輸入低電平，向復(fù)位端輸入低電平，向第三信號(hào)端輸入高電平；

保持階段：向輸入端輸入高電平，向第一時(shí)鐘端和第二時(shí)鐘端交替輸入低電平，向復(fù)位端輸入高電平，向第三信號(hào)端輸入高電平；

空置階段：向輸入端輸入高電平，向第一時(shí)鐘端輸入高電平，向第二時(shí)鐘端輸入高電平，向復(fù)位端輸入高電平，向第三信號(hào)端輸入低電平；

在反向掃描時(shí)，向第一信號(hào)端持續(xù)輸入高電平，向第二信號(hào)端持續(xù)輸入低電平，向定電平端持續(xù)輸入高電平，而移位寄存器的驅(qū)動(dòng)過(guò)程具體包括：

充電階段：向復(fù)位端輸入低電平，向第一時(shí)鐘端輸入高電平，向第二時(shí)鐘端輸入低電平，向輸入端輸入高電平，向第三信號(hào)端輸入高電平；

輸出階段：向復(fù)位端輸入高電平，向第一時(shí)鐘端輸入低電平，向第二時(shí)鐘端輸入高電平，向輸入端輸入高電平，向第三信號(hào)端輸入高電平；

復(fù)位階段：向復(fù)位端輸入高電平，向第一時(shí)鐘端輸入高電平，向第二時(shí)鐘端輸入低電平，向輸入端輸入低電平，向第三信號(hào)端輸入高電平；

保持階段：向復(fù)位端輸入高電平，向第一時(shí)鐘端和第二時(shí)鐘端交替輸入低電平，向輸入端輸入高電平，向第三信號(hào)端輸入高電平；

空置階段：向復(fù)位端輸入高電平，向第一時(shí)鐘端輸入高電平，向第二時(shí)鐘端輸入高電平，向輸入端輸入高電平，向第三信號(hào)端輸入低電平。

通過(guò)調(diào)整第一信號(hào)端和第二信號(hào)端的信號(hào)，本實(shí)施例的移位寄存器既可實(shí)現(xiàn)正向掃描，也可實(shí)現(xiàn)反向掃描，即其具有雙向掃描功能；同時(shí)，在空置階段中，只要向第三信號(hào)端提供導(dǎo)通信號(hào)，即可將定電平端的關(guān)斷信號(hào)引入輸出端和上拉節(jié)點(diǎn)，以使移位寄存器可持續(xù)穩(wěn)定的輸出低電平，并防止上拉節(jié)點(diǎn)因漏電而電平升高，消除存儲(chǔ)電容的電荷積累，從而在下幀畫(huà)面開(kāi)始時(shí)避免輸出異常(尤其對(duì)最后一級(jí)移位寄存器)，保證顯示質(zhì)量。

附圖說(shuō)明

圖1為本發(fā)明的實(shí)施例的一種移位寄存器的電路圖；

圖2為本發(fā)明的實(shí)施例的一種柵極驅(qū)動(dòng)電路的組成示意框圖；

圖3為本發(fā)明的實(shí)施例的一種移位寄存器正向掃描時(shí)的時(shí)序圖；

圖4為本發(fā)明的實(shí)施例的一種移位寄存器反向掃描時(shí)的時(shí)序圖；

圖5為一種現(xiàn)有的移位寄存器的電路圖；

其中，附圖標(biāo)記為：M1、第一晶體管；M2、第二晶體管；M3、第三晶體管；M4、第四晶體管；M5、第五晶體管；M6、第六晶體管；M7、第七晶體管；M8、第八晶體管；M9、第九晶體管；M10、第十晶體管；M11、第十一晶體管；M12、第十二晶體管；M13、第十三晶體管；C、存儲(chǔ)電容；CLK、第一時(shí)鐘端；CLKB、第二時(shí)鐘端；INPUT、輸入端；OUTPUT、輸出端；RESET、復(fù)位端；PD、下拉節(jié)點(diǎn)；PU、上拉節(jié)點(diǎn)；FW、第一信號(hào)端；BW、第二信號(hào)端；GCL、第三信號(hào)端；VGL、定電平端；1、輸入單元；2、復(fù)位單元；3、輸出單元；4、輸出單元；5、下拉控制單元。

具體實(shí)施方式

為使本領(lǐng)域技術(shù)人員更好地理解本發(fā)明的技術(shù)方案，下面結(jié)合附圖和具體實(shí)施方式對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。

實(shí)施例1：

如圖1至圖4所示，本實(shí)施例提供一種移位寄存器，其包括：

輸入單元1，其連接輸入端INPUT、第一信號(hào)端FW、上拉節(jié)點(diǎn)PU，用于在輸入端INPUT的控制下將第一信號(hào)端FW的信號(hào)引入上拉節(jié)點(diǎn)PU；

復(fù)位單元2，其連接復(fù)位端RESET、第二信號(hào)端BW、上拉節(jié)點(diǎn)PU，用于在復(fù)位端RESET的控制下將第二信號(hào)端BW的信號(hào)引入上拉節(jié)點(diǎn)PU；

輸出單元3，其連接輸出端OUTPUT、第一時(shí)鐘端CLK、上拉節(jié)點(diǎn)PU，用于根據(jù)上拉節(jié)點(diǎn)PU的電平將第一時(shí)鐘端CLK的信號(hào)引入輸出端OUTPUT；

下拉單元4，其連接第三信號(hào)端GCL、第二時(shí)鐘端CLKB、定電平端VGL、輸出端OUTPUT、上拉節(jié)點(diǎn)PU、下拉節(jié)點(diǎn)PD，用于根據(jù)下拉節(jié)點(diǎn)PD的電平將定電平端VGL的信號(hào)引入上拉節(jié)點(diǎn)PU和輸出端OUTPUT，并用于在第三信號(hào)端GCL的控制下將定電平端VGL的信號(hào)引入上拉節(jié)點(diǎn)PU和輸出端OUTPUT；

下拉控制單元5，其連接第二時(shí)鐘端CLKB、上拉節(jié)點(diǎn)PU、下拉節(jié)點(diǎn)PD、定電平端VGL，用于根據(jù)第二時(shí)鐘端CLKB的信號(hào)和上拉節(jié)點(diǎn)PU的電平控制下拉節(jié)點(diǎn)PD的電平；

存儲(chǔ)電容C，其第一極連接上拉節(jié)點(diǎn)PU，第二極連接下拉節(jié)點(diǎn)PD。

優(yōu)選的，輸入單元1包括第一晶體管M1，其中，

第一晶體管M1的柵極連接輸入端INPUT，第一極連接第一信號(hào)端FW，第二極連接上拉節(jié)點(diǎn)PU。

優(yōu)選的，復(fù)位單元2包括第二晶體管M2，其中，

第二晶體管M2的柵極連接復(fù)位端RESET，第一極連接上拉節(jié)點(diǎn)PU，第二極連接第二信號(hào)端BW。

優(yōu)選的，輸出單元3包括第三晶體管M3，其中，

第三晶體管M3的柵極連接上拉節(jié)點(diǎn)PU，第一極連接第一時(shí)鐘端CLK，第二極連接輸出端OUTPUT。

優(yōu)選的，下拉單元4包括第四晶體管M4、第五晶體管M5、第六晶體管M6、第七晶體管M7、第八晶體管M8、第九晶體管M9，其中，

第四晶體管M4的柵極連接第二時(shí)鐘端CLKB，第一極連接輸出端OUTPUT，第二極連接定電平端VGL；

第五晶體管M5的柵極連接下拉節(jié)點(diǎn)PD，第一極連接上拉節(jié)點(diǎn)PU，第二極連接定電平端VGL；

第六晶體管M6的柵極連接下拉節(jié)點(diǎn)PD，第一極連接輸出端OUTPUT，第二極連接定電平端VGL；

第七晶體管M7的柵極連接第三信號(hào)端GCL，第一極連接上拉節(jié)點(diǎn)PU，第二極連接定電平端VGL；

第八晶體管M8的柵極連接第三信號(hào)端GCL，第一極連接下拉節(jié)點(diǎn)PD，第二極連接第三信號(hào)端GCL；

第九晶體管M9的柵極連接第三信號(hào)端GCL，第一極連接輸出端OUTPUT，第二極連接定電平端VGL。

優(yōu)選的，下拉控制單元5包括第十晶體管M10、第十一晶體管M11、第十二晶體管M12、第十三晶體管M13，其中，

第十晶體管M10的柵極連接第十三晶體管M13的第二極，第一極連接第二時(shí)鐘端CLKB，第二極連接下拉節(jié)點(diǎn)PD；

第十一晶體管M11的柵極連接上拉節(jié)點(diǎn)PU，第一極連接下拉節(jié)點(diǎn)PD，第二極連接定電平端VGL；

第十二晶體管M12的柵極連接上拉節(jié)點(diǎn)PU，第一極連接第十三晶體管M13的第二極，第二極連接定電平端VGL；

第十三晶體管M13的柵極連接第二時(shí)鐘端CLKB，第一極連接第二時(shí)鐘端CLKB。

更優(yōu)選的，所有晶體管均為N型晶體管；或者，所有晶體管均為P型晶體管。

也就是說(shuō)，以上移位寄存器中的所有晶體管(第一晶體管M1至第十三晶體管M13)優(yōu)選均是同類(lèi)型的。

通過(guò)調(diào)整第一信號(hào)端FW和第二信號(hào)端BW的信號(hào)，本實(shí)施例的移位寄存器既可實(shí)現(xiàn)正向掃描，也可實(shí)現(xiàn)反向掃描，即其具有雙向掃描功能；同時(shí)，在空置階段(Blank Time)中，只要向第三信號(hào)端GCL提供導(dǎo)通信號(hào)，即可將定電平端VGL的關(guān)斷信號(hào)引入輸出端OUTPUT和上拉節(jié)點(diǎn)PU，以使移位寄存器持續(xù)穩(wěn)定的輸出低電平，并防止上拉節(jié)點(diǎn)PU因漏電而電平升高，消除存儲(chǔ)電容C的電荷積累，從而在下幀畫(huà)面開(kāi)始時(shí)避免輸出異常(尤其對(duì)最后一級(jí)移位寄存器)，保證顯示質(zhì)量。

本實(shí)施例還提供一種柵極驅(qū)動(dòng)電路，其包括：

多個(gè)級(jí)聯(lián)的上述移位寄存器。

如圖2所示，可將多個(gè)以上的移位寄存器級(jí)聯(lián)起來(lái)，構(gòu)成柵極驅(qū)動(dòng)電路，其中，每個(gè)移位寄存器的輸出端OUTPUT連接一條柵線，用于驅(qū)動(dòng)該柵線。

具體的，除最后一級(jí)移位寄存器外，每個(gè)移位寄存器的輸出端OUTPUT還連接下一級(jí)移位寄存器的輸入端INPUT，當(dāng)然，第一級(jí)移位寄存器的輸入端INPUT需要與單獨(dú)的驅(qū)動(dòng)信號(hào)相連；同時(shí)，除第一級(jí)移位寄存器外，每個(gè)移位寄存器的輸出端OUTPUT還連接上一級(jí)移位寄存器的復(fù)位端RESET，當(dāng)然，最后一級(jí)移位寄存器的復(fù)位端RESET與單獨(dú)的驅(qū)動(dòng)信號(hào)相連。

同時(shí)，對(duì)于任意兩級(jí)相鄰的移位寄存器，它們的時(shí)鐘端與相反的時(shí)鐘信號(hào)線相連，也就是說(shuō)，若其中一級(jí)移位寄存器的第一時(shí)鐘端CLK連接第一時(shí)鐘信號(hào)線，第二時(shí)鐘端CLKB連接第二時(shí)鐘信號(hào)線，則另一級(jí)移位寄存器必然是第一時(shí)鐘端CLK連接第二時(shí)鐘信號(hào)線，第二時(shí)鐘端CLKB連接第一時(shí)鐘信號(hào)線。

本實(shí)施例還提供一種上述移位寄存器的驅(qū)動(dòng)方法，其包括：

空置階段：向定電平端VGL提供關(guān)斷信號(hào)，向第三信號(hào)端GCL提供導(dǎo)通信號(hào)，以將定電平端VGL的關(guān)斷信號(hào)引入上拉節(jié)點(diǎn)PU和輸出端OUTPUT。

本實(shí)施例的移位寄存器在空置階段(Blank Time)中，第三信號(hào)端GCL提供導(dǎo)通信號(hào)，從而將定電平端VGL的關(guān)斷信號(hào)引入輸出端OUTPUT和上拉節(jié)點(diǎn)PU，以使移位寄存器可持續(xù)穩(wěn)定的輸出低電平，并防止上拉節(jié)點(diǎn)PU因漏電而電平升高，消除存儲(chǔ)電容C的電荷積累，從而在下幀畫(huà)面開(kāi)始時(shí)避免輸出異常(尤其對(duì)最后一級(jí)移位寄存器)，保證顯示質(zhì)量。

下面以所有晶體管均為N型晶體管的移位寄存器為例，對(duì)其工作過(guò)程進(jìn)行具體說(shuō)明，其中，由于該移位寄存器可實(shí)現(xiàn)雙向掃描，故以下對(duì)正向掃描和反向掃描的過(guò)程分別進(jìn)行說(shuō)明。

(a)如圖3所示，正向掃描(即從低級(jí)移位寄存器向高級(jí)移位寄存器掃描)時(shí)，向第一信號(hào)端FW持續(xù)輸入高電平，向第二信號(hào)端BW持續(xù)輸入低電平，向定電平端VGL持續(xù)輸入低電平，而移位寄存器的驅(qū)動(dòng)過(guò)程具體包括：

S11、充電階段：向輸入端INPUT輸入高電平，向第一時(shí)鐘端CLK輸入低電平，向第二時(shí)鐘端CLKB輸入高電平，向復(fù)位端RESET輸入低電平，向第三信號(hào)端GCL輸入低電平。

本階段中，輸入端INPUT為高電平(來(lái)自上一級(jí)移位寄存器輸出的導(dǎo)通信號(hào))，第一晶體管M1導(dǎo)通，將第一信號(hào)端FW的高電平引入上拉節(jié)點(diǎn)PU，進(jìn)而第三晶體管M3導(dǎo)通，將第一時(shí)鐘端CLK的低電平引入輸出端OUTPUT，使移位寄存器輸出低電平，并使存儲(chǔ)電容C充電。

同時(shí)，由于上拉節(jié)點(diǎn)PU為高電平，故第十一晶體管M11和第十二晶體管M12導(dǎo)通，從而第十三晶體管M13和第十晶體管M10關(guān)斷(雖然第二時(shí)鐘端CLKB為高電平)，下拉節(jié)點(diǎn)PD為低電平。

S12、輸出階段：向輸入端INPUT輸入低電平，向第一時(shí)鐘端CLK輸入高電平，向第二時(shí)鐘端CLKB輸入低電平，向復(fù)位端RESET輸入低電平，向第三信號(hào)端GCL輸入低電平。

本階段中，輸入端INPUT變?yōu)榈碗娖剑实谝痪w管M1關(guān)斷，上拉節(jié)點(diǎn)PU無(wú)法放電而保持高電平，第三晶體管M3保持導(dǎo)通，將第一時(shí)鐘端CLK的高電平引入輸出端OUTPUT，使移位寄存器輸出高電平的導(dǎo)通信號(hào)。

同時(shí)，由于存儲(chǔ)電容C的自舉作用，上拉節(jié)點(diǎn)PU的電平進(jìn)一步升高(但仍屬于高電平)。

S13、復(fù)位階段：向輸入端INPUT輸入低電平，向第一時(shí)鐘端CLK輸入低電平，向第二時(shí)鐘端CLKB輸入高電平，向復(fù)位端RESET輸入高電平，向第三信號(hào)端GCL輸入低電平。

本階段中，復(fù)位端RESET變?yōu)楦唠娖?來(lái)自下一級(jí)移位寄存器輸出的導(dǎo)通信號(hào))，從而第二晶體管M2導(dǎo)通，將第二信號(hào)端BW的低電平引入上拉節(jié)點(diǎn)PU，上拉節(jié)點(diǎn)PU變?yōu)榈碗娖?；而第二時(shí)鐘端CLKB也為高電平，故第四晶體管M4導(dǎo)通，將定電平端VGL的低電平引入輸出端OUTPUT，移位寄存器輸出低電平，存儲(chǔ)電容C放電。

同時(shí)，由于上拉節(jié)點(diǎn)PU變?yōu)榈碗娖?，第十一晶體管M11和第十二晶體管M12關(guān)斷，故第二時(shí)鐘端CLKB的高電平可使第十晶體管M10和第十三晶體管M13導(dǎo)通，且第二時(shí)鐘端CLKB的高電平經(jīng)第十三晶體管M13進(jìn)入下拉節(jié)點(diǎn)PD，下拉節(jié)點(diǎn)PD為高電平，定電平端VGL的低電平分別經(jīng)第五晶體管M5和第六晶體管M6引入上拉節(jié)點(diǎn)PU和輸出端OUTPUT，進(jìn)一步保證存儲(chǔ)電容C徹底放電。

S14、保持階段：向輸入端INPUT輸入低電平，向第一時(shí)鐘端CLK和第二時(shí)鐘端CLKB交替輸入高電平，向復(fù)位端RESET輸入低電平，向第三信號(hào)端GCL輸入低電平。

本階段中，本級(jí)移位寄存器已經(jīng)完成掃描或正在等待掃描，而其它級(jí)的移位寄存器正在掃描，故此時(shí)時(shí)鐘信號(hào)仍在持續(xù)，第一時(shí)鐘端CLK和第二時(shí)鐘端CLKB輪流為高電平。而當(dāng)?shù)诙r(shí)鐘端CLKB為高電平時(shí)，即可使下拉節(jié)點(diǎn)PD為高電平，將定電平端VGL的低電平引入輸出端OUTPUT和上拉節(jié)點(diǎn)PU；由于第二時(shí)鐘端CLKB的高電平的時(shí)間間隔很短，故輸出端OUTPUT近似于保持輸出低電平。

S15、空置階段(Blank Time)：向輸入端INPUT輸入低電平，向第一時(shí)鐘端CLK輸入低電平，向第二時(shí)鐘端CLKB輸入低電平，向復(fù)位端RESET輸入低電平，向第三信號(hào)端GCL輸入高電平。

本階段中，所有的移位寄存器的掃描都已完成，或者說(shuō)本幀畫(huà)面的輸入已經(jīng)完成，故各移位寄存器不再工作，以使顯示面板保持顯示本幀畫(huà)面，直到下一幀畫(huà)面開(kāi)始時(shí)，各級(jí)移位寄存器重新開(kāi)始掃描。

具體的，本階段中，第三信號(hào)端GCL保持高電平，故第九晶體管M9和第七晶體管M7均導(dǎo)通，持續(xù)的將定電平端VGL的低電平引入上拉節(jié)點(diǎn)PU和輸入端INPUT。由此，移位寄存器可持續(xù)穩(wěn)定的輸出低電平，并且防止上拉節(jié)點(diǎn)PU因漏電而電平升高，消除存儲(chǔ)電容C的電荷積累，從而在下幀畫(huà)面開(kāi)始時(shí)避免輸出異常(尤其對(duì)最后一級(jí)移位寄存器)，保證顯示質(zhì)量。

(b)如圖4所示，反向掃描(即從高級(jí)移位寄存器向低級(jí)移位寄存器掃描)時(shí)，向第一信號(hào)端FW持續(xù)輸入低電平，向第二信號(hào)端BW持續(xù)輸入高電平，向定電平端VGL持續(xù)輸入低電平，而移位寄存器的驅(qū)動(dòng)過(guò)程具體包括：

S21、充電階段：向復(fù)位端RESET輸入高電平，向第一時(shí)鐘端CLK輸入低電平，向第二時(shí)鐘端CLKB輸入高電平，向輸入端INPUT輸入低電平，向第三信號(hào)端GCL輸入低電平。

本階段中，復(fù)位端RESET為高電平(來(lái)自下一級(jí)移位寄存器輸出的導(dǎo)通信號(hào)，因?yàn)槭欠聪驋呙?，故下一?jí)移位寄存器先輸出導(dǎo)通信號(hào))，第二晶體管M2導(dǎo)通，將第二信號(hào)端BW的高電平引入上拉節(jié)點(diǎn)PU，進(jìn)而第三晶體管M3導(dǎo)通，將第一時(shí)鐘端CLK的低電平引入輸出端OUTPUT，使移位寄存器輸出低電平，并使存儲(chǔ)電容C充電。

S22、輸出階段：向復(fù)位端RESET輸入低電平，向第一時(shí)鐘端CLK輸入高電平，向第二時(shí)鐘端CLKB輸入低電平，向輸入端INPUT輸入低電平，向第三信號(hào)端GCL輸入低電平。

本階段中，復(fù)位端RESET變?yōu)榈碗娖?，故第二晶體管M2關(guān)斷，上拉節(jié)點(diǎn)PU無(wú)法放電而保持高電平，第三晶體管M3保持導(dǎo)通，將第一時(shí)鐘端CLK的高電平引入輸出端OUTPUT，使移位寄存器輸出高電平的導(dǎo)通信號(hào)。

S23、復(fù)位階段：向復(fù)位端RESET輸入低電平，向第一時(shí)鐘端CLK輸入低電平，向第二時(shí)鐘端CLKB輸入高電平，向輸入端INPUT輸入高電平，向第三信號(hào)端GCL輸入低電平。

本階段中，輸入端INPUT變?yōu)楦唠娖?來(lái)自上一級(jí)移位寄存器輸出的導(dǎo)通信號(hào))，從而第一晶體管M1導(dǎo)通，將第一信號(hào)端FW的低電平引入上拉節(jié)點(diǎn)PU，上拉節(jié)點(diǎn)PU變?yōu)榈碗娖?；而第二時(shí)鐘端CLKB也為高電平，故第四晶體管M4導(dǎo)通，將定電平端VGL的低電平引入輸出端OUTPUT，移位寄存器輸出低電平，存儲(chǔ)電容C放電。

S24、保持階段：向復(fù)位端RESET輸入低電平，向第一時(shí)鐘端CLK和第二時(shí)鐘端CLKB交替輸入高電平，向輸入端INPUT輸入低電平，向第三信號(hào)端GCL輸入低電平。

本階段中，當(dāng)?shù)诙r(shí)鐘端CLKB為高電平時(shí)，可使下拉節(jié)點(diǎn)PD為高電平，將定電平端VGL的低電平引入輸出端OUTPUT和上拉節(jié)點(diǎn)PU；由于第二時(shí)鐘端CLKB的高電平的時(shí)間間隔很短，故輸出端OUTPUT近似于保持輸出低電平。

S25、空置階段(Blank Time)：向復(fù)位端RESET輸入低電平，向第一時(shí)鐘端CLK輸入低電平，向第二時(shí)鐘端CLKB輸入低電平，向輸入端INPUT輸入低電平，向第三信號(hào)端GCL輸入高電平。

本階段中，第三信號(hào)端GCL保持高電平，故第九晶體管M9和第七晶體管M7均導(dǎo)通，持續(xù)的將定電平端VGL的低電平引入上拉節(jié)點(diǎn)PU和輸入端INPUT。由此，移位寄存器可持續(xù)穩(wěn)定的輸出低電平，并且防止上拉節(jié)點(diǎn)PU因漏電而電平升高，消除存儲(chǔ)電容C的電荷積累，從而在下幀畫(huà)面開(kāi)始時(shí)避免輸出異常(尤其對(duì)最后一級(jí)移位寄存器)，保證顯示質(zhì)量。

以上是以所有晶體管均為N型晶體管的移位寄存器為例進(jìn)行說(shuō)明的，而若是所有晶體管均為P型晶體管時(shí)，則移位寄存器的驅(qū)動(dòng)方法如下：

(a)正向掃描時(shí)，向第一信號(hào)端FW持續(xù)輸入低電平，向第二信號(hào)端BW持續(xù)輸入高電平，向定電平端V低L持續(xù)輸入高電平，而移位寄存器的驅(qū)動(dòng)過(guò)程具體包括：

充電階段：向輸入端INPUT輸入低電平，向第一時(shí)鐘端CLK輸入高電平，向第二時(shí)鐘端CLKB輸入低電平，向復(fù)位端RESET輸入高電平，向第三信號(hào)端低CL輸入高電平。

輸出階段：向輸入端INPUT輸入高電平，向第一時(shí)鐘端CLK輸入低電平，向第二時(shí)鐘端CLKB輸入高電平，向復(fù)位端RESET輸入高電平，向第三信號(hào)端低CL輸入高電平。

復(fù)位階段：向輸入端INPUT輸入高電平，向第一時(shí)鐘端CLK輸入高電平，向第二時(shí)鐘端CLKB輸入低電平，向復(fù)位端RESET輸入低電平，向第三信號(hào)端低CL輸入高電平。

保持階段：向輸入端INPUT輸入高電平，向第一時(shí)鐘端CLK和第二時(shí)鐘端CLKB交替輸入低電平，向復(fù)位端RESET輸入高電平，向第三信號(hào)端低CL輸入高電平。

空置階段：向輸入端INPUT輸入高電平，向第一時(shí)鐘端CLK輸入高電平，向第二時(shí)鐘端CLKB輸入高電平，向復(fù)位端RESET輸入高電平，向第三信號(hào)端低CL輸入低電平。

(b)反向掃描時(shí)，向第一信號(hào)端FW持續(xù)輸入高電平，向第二信號(hào)端BW持續(xù)輸入低電平，向定電平端V低L持續(xù)輸入高電平，而移位寄存器的驅(qū)動(dòng)過(guò)程具體包括：

充電階段：向復(fù)位端RESET輸入低電平，向第一時(shí)鐘端CLK輸入高電平，向第二時(shí)鐘端CLKB輸入低電平，向輸入端INPUT輸入高電平，向第三信號(hào)端低CL輸入高電平。

輸出階段：向復(fù)位端RESET輸入高電平，向第一時(shí)鐘端CLK輸入低電平，向第二時(shí)鐘端CLKB輸入高電平，向輸入端INPUT輸入高電平，向第三信號(hào)端低CL輸入高電平。

復(fù)位階段：向復(fù)位端RESET輸入高電平，向第一時(shí)鐘端CLK輸入高電平，向第二時(shí)鐘端CLKB輸入低電平，向輸入端INPUT輸入低電平，向第三信號(hào)端低CL輸入高電平。

保持階段：向復(fù)位端RESET輸入高電平，向第一時(shí)鐘端CLK和第二時(shí)鐘端CLKB交替輸入低電平，向輸入端INPUT輸入高電平，向第三信號(hào)端低CL輸入高電平。

空置階段：向復(fù)位端RESET輸入高電平，向第一時(shí)鐘端CLK輸入高電平，向第二時(shí)鐘端CLKB輸入高電平，向輸入端INPUT輸入高電平，向第三信號(hào)端低CL輸入低電平。

應(yīng)當(dāng)理解，在以上的驅(qū)動(dòng)方法中，所有驅(qū)動(dòng)信號(hào)的電平高低都與晶體管為N型時(shí)相反，故在其任意階段中，所有晶體管的工作狀態(tài)實(shí)際是相同的，移位寄存器的工作過(guò)程也是相同的，故在此不再對(duì)其進(jìn)行詳細(xì)描述。

可以理解的是，以上實(shí)施方式僅僅是為了說(shuō)明本發(fā)明的原理而采用的示例性實(shí)施方式，然而本發(fā)明并不局限于此。對(duì)于本領(lǐng)域內(nèi)的普通技術(shù)人員而言，在不脫離本發(fā)明的精神和實(shí)質(zhì)的情況下，可以做出各種變型和改進(jìn)，這些變型和改進(jìn)也視為本發(fā)明的保護(hù)范圍。