技術(shù)領(lǐng)域

本公開(kāi)內(nèi)容涉及一種柵極驅(qū)動(dòng)電路以及使用該柵極驅(qū)動(dòng)電路的顯示裝置，該柵極驅(qū)動(dòng)電路用于使用移位寄存器來(lái)對(duì)柵極脈沖進(jìn)行移位并且使用一個(gè)Q節(jié)點(diǎn)來(lái)控制多個(gè)上拉晶體管。

背景技術(shù)：

平板顯示器的示例包括液晶顯示器(LCD)、等離子體顯示面板(PDP)、有機(jī)發(fā)光二極管(OLED)顯示器以及電泳顯示器(EPD)。

顯示裝置的驅(qū)動(dòng)電路包括：在其上顯示圖像的像素陣列；將數(shù)據(jù)信號(hào)提供給像素陣列的數(shù)據(jù)線的數(shù)據(jù)驅(qū)動(dòng)電路；將與數(shù)據(jù)信號(hào)同步的柵極脈沖(或掃描脈沖)按順序提供給像素陣列的柵極線(或掃描線)的柵極驅(qū)動(dòng)電路(或掃描驅(qū)動(dòng)電路)；控制數(shù)據(jù)驅(qū)動(dòng)電路和柵極驅(qū)動(dòng)電路的定時(shí)控制器等等。

每個(gè)像素可以包括響應(yīng)于柵極脈沖將數(shù)據(jù)線的電壓提供給像素電極的薄膜晶體管(TFT)。柵極脈沖在柵極高電壓VGH和柵極低電壓VGL之間擺動(dòng)。柵極高電壓VGH被設(shè)定為大于TFT的閾值電壓，并且柵極低電壓VGL被設(shè)定為小于TFT的閾值電壓。

已經(jīng)應(yīng)用了將柵極驅(qū)動(dòng)電路和像素陣列嵌入顯示面板中的技術(shù)。嵌入顯示面板中的柵極驅(qū)動(dòng)電路被稱為“GIP(面板中柵極)電路”。GIP電路包括移位寄存器。移位寄存器包括多個(gè)級(jí)聯(lián)連接的級(jí)。所述級(jí)響應(yīng)于起始脈沖生成輸出并且根據(jù)時(shí)鐘定時(shí)來(lái)對(duì)輸出進(jìn)行移位。

移位寄存器的級(jí)包括對(duì)柵極線進(jìn)行充電的Q節(jié)點(diǎn)、對(duì)柵極線進(jìn)行放電的QB節(jié)點(diǎn)以及連接至Q節(jié)點(diǎn)和QB節(jié)點(diǎn)的開(kāi)關(guān)電路。開(kāi)關(guān)電路響應(yīng) 于起始脈沖或在先級(jí)的輸出而對(duì)Q節(jié)點(diǎn)進(jìn)行充電，并且增大柵極線的電壓。開(kāi)關(guān)電路包括金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)。

當(dāng)Q節(jié)點(diǎn)的電壓提升至等于或大于上拉晶體管的閾值電壓的電壓時(shí)，移位寄存器的每個(gè)級(jí)生成輸出。所述級(jí)的輸出被提供給一個(gè)柵極線作為柵極脈沖。因此，當(dāng)由于顯示面板的分辨率的增加導(dǎo)致柵極線的數(shù)目增加時(shí)，柵極驅(qū)動(dòng)電路的尺寸增加。GIP電路形成在顯示面板的不顯示圖像的邊框區(qū)域(bezel area)中。因此，GIP電路尺寸的增加導(dǎo)致顯示面板的邊框區(qū)域的增大。

技術(shù)實(shí)現(xiàn)要素：

本公開(kāi)內(nèi)容提供了能夠減小電路尺寸的柵極驅(qū)動(dòng)電路以及通過(guò)使用該柵極驅(qū)動(dòng)電路能夠減小顯示面板的邊框并且實(shí)現(xiàn)整個(gè)屏幕的一致的圖像質(zhì)量的顯示裝置。

在一個(gè)方面，提供了一種柵極驅(qū)動(dòng)電路，該柵極驅(qū)動(dòng)電路包括配置成按順序生成第一輸出電壓和第二輸出電壓的第一柵極驅(qū)動(dòng)電路以及配置成按順序生成第一輸出電壓和第二輸出電壓的第二柵極驅(qū)動(dòng)電路。

第一柵極驅(qū)動(dòng)電路和第二柵極驅(qū)動(dòng)電路不對(duì)稱地連接至柵極線。

第一柵極驅(qū)動(dòng)電路的第一輸出電壓被提供給第n個(gè)柵極線，其中n為大于或等于2的正整數(shù)，并且第二柵極驅(qū)動(dòng)電路的第二輸出電壓被提供給第n個(gè)柵極線。

在另一方面，提供了一種顯示裝置，該顯示裝置包括：包括數(shù)據(jù)線和柵極線的顯示面板；配置成向數(shù)據(jù)線提供數(shù)據(jù)信號(hào)的數(shù)據(jù)驅(qū)動(dòng)電路；連接至相應(yīng)的柵極線的一端并且配置成向柵極線按順序提供第一輸出電壓和第二輸出電壓的第一柵極驅(qū)動(dòng)電路；以及連接至相應(yīng)的柵極線的另一端并且配置成向柵極線按順序提供第一輸出電壓和第二輸出電壓的第二柵極驅(qū)動(dòng)電路。

附圖說(shuō)明

附圖被包括以提供對(duì)本發(fā)明的進(jìn)一步理解并且并入本說(shuō)明書(shū)中并構(gòu)成本說(shuō)明書(shū)的一部分，附圖示出了本發(fā)明的實(shí)施方式并且與說(shuō)明書(shū)一起用于說(shuō)明本發(fā)明的原理。在附圖中：

圖1是示出了根據(jù)本發(fā)明的示例性實(shí)施方式的顯示裝置的驅(qū)動(dòng)電路的框圖；

圖2至圖4示出了連接至一個(gè)Q節(jié)點(diǎn)的兩個(gè)上拉晶體管及其操作；

圖5是示出了根據(jù)本發(fā)明的示例性實(shí)施方式的左GIP(面板中柵極)電路和右GIP電路的不對(duì)稱連接的電路圖；

圖6是示出了左GIP電路和右GIP電路中的Q節(jié)點(diǎn)電壓和輸出電壓的波形圖；

圖7示出了左GIP電路和右GIP電路的不對(duì)稱連接中的偽級(jí)的布置；以及

圖8是示出了通過(guò)試驗(yàn)測(cè)量的根據(jù)本發(fā)明的示例性實(shí)施方式的柵極驅(qū)動(dòng)電路的輸出的波形圖。

具體實(shí)施方式

根據(jù)本發(fā)明的示例性實(shí)施方式的顯示裝置可以基于諸如液晶顯示器(LCD)、場(chǎng)發(fā)射顯示器(FED)、等離子體顯示面板(PDP)、有機(jī)發(fā)光二極管(OLED)顯示器以及電泳顯示器(EPD)的平板顯示器來(lái)實(shí)現(xiàn)。

現(xiàn)在將詳細(xì)參照本發(fā)明的實(shí)施方式，在附圖中示出了本發(fā)明的實(shí)施方式的示例。貫穿附圖將盡可能使用相同的附圖標(biāo)記來(lái)指代相同或相似的部分。將注意到，如果確定已知技術(shù)可能誤導(dǎo)本發(fā)明的實(shí)施方式，那么將省略已知技術(shù)的詳細(xì)描述。

參照?qǐng)D1，根據(jù)本發(fā)明的示例性實(shí)施方式的顯示裝置包括顯示面板PNL以及用于在顯示面板PNL的像素陣列上寫(xiě)入輸入圖像的數(shù)據(jù)的顯示面板驅(qū)動(dòng)電路。

顯示面板PNL包括數(shù)據(jù)線12、與數(shù)據(jù)線12交叉的柵極線14、以及包括以由數(shù)據(jù)線12和柵極線14限定的矩陣形式布置的像素的像素陣列。輸入圖像在像素陣列上重現(xiàn)?？梢栽陲@示面板PNL上實(shí)現(xiàn)觸摸屏。

顯示面板驅(qū)動(dòng)電路包括向數(shù)據(jù)線12提供數(shù)據(jù)信號(hào)的數(shù)據(jù)驅(qū)動(dòng)電路SIC、向柵極線14按順序提供與數(shù)據(jù)信號(hào)同步的柵極脈沖的柵極驅(qū)動(dòng)電路、以及定時(shí)控制器TCON。

定時(shí)控制器TCON將輸入圖像的數(shù)字視頻數(shù)據(jù)傳輸至數(shù)據(jù)驅(qū)動(dòng)電路 SIC并且控制數(shù)據(jù)驅(qū)動(dòng)電路SIC和柵極驅(qū)動(dòng)電路的操作定時(shí)。

數(shù)據(jù)驅(qū)動(dòng)電路SIC將從定時(shí)控制器TCON接收的數(shù)字視頻數(shù)據(jù)轉(zhuǎn)換成模擬伽馬補(bǔ)償電壓并且生成數(shù)據(jù)電壓。然后數(shù)據(jù)驅(qū)動(dòng)電路SIC向數(shù)據(jù)線12提供數(shù)據(jù)電壓。

根據(jù)本發(fā)明的實(shí)施方式的柵極驅(qū)動(dòng)電路包括不對(duì)稱地連接至柵極線14的左GIP(面板中柵極)電路16和右GIP電路16。左GIP電路16設(shè)置在像素陣列外部的顯示面板PNL的左邊框中，并且右GIP電路16設(shè)置在像素陣列外部的顯示面板PNL的右邊框中。

左GIP電路16使用移位寄存器按順序生成第一輸出和第二輸出，該第一輸出和第二輸出中的每個(gè)輸出具有不同的上升時(shí)間和不同的下降時(shí)間。右GIP電路16使用移位寄存器按順序生成第一輸出和第二輸出，該第一輸出和第二輸出中的每個(gè)輸出具有不同的上升時(shí)間和不同的下降時(shí)間。來(lái)自左GIP電路16的第一輸出為第n個(gè)柵極脈沖并且被提供給第n個(gè)柵極線，其中n為大于或等于2的正整數(shù)。來(lái)自右GIP電路16的第二輸出為第n個(gè)柵極脈沖并且被提供給第n+1個(gè)柵極線。

每個(gè)GIP電路16的移位寄存器包括多個(gè)級(jí)。所述多個(gè)級(jí)響應(yīng)于起始脈沖而開(kāi)始輸出柵極脈沖并且根據(jù)柵極移位時(shí)鐘CLK的定時(shí)來(lái)對(duì)輸出進(jìn)行移位。從所述多個(gè)級(jí)按順序輸出的輸出信號(hào)為柵極脈沖并且被提供給柵極線14。每個(gè)級(jí)使用一個(gè)Q節(jié)點(diǎn)電壓來(lái)控制兩個(gè)或更多個(gè)上拉晶體管、按順序輸出兩個(gè)或更多個(gè)柵極脈沖(或掃描脈沖)、并且向柵極線14提供所述兩個(gè)或更多個(gè)柵極脈沖。在下面的描述中，作為示例，本發(fā)明的實(shí)施方式描述了一個(gè)級(jí)生成兩個(gè)輸出，但是不限于此。

圖2至圖4示出了連接至一個(gè)Q節(jié)點(diǎn)的兩個(gè)上拉晶體管及其操作。在圖2中，省略了QB節(jié)點(diǎn)和下拉晶體管。

參照?qǐng)D2至圖4，移位寄存器的每個(gè)級(jí)包括一個(gè)Q節(jié)點(diǎn)以及連接至Q節(jié)點(diǎn)的第一上拉晶體管Tu1和第二上拉晶體管Tu2。

用通過(guò)Q充電晶體管T1提供的柵極高電壓VGH對(duì)Q節(jié)點(diǎn)進(jìn)行預(yù)充電。Q充電晶體管T1響應(yīng)于SET信號(hào)而向Q節(jié)點(diǎn)提供柵極高電壓VGH?？梢酝ㄟ^(guò)Q充電晶體管T1向Q節(jié)點(diǎn)提供不同于柵極高電壓VGH的高電位電壓。

當(dāng)在Q節(jié)點(diǎn)已經(jīng)被預(yù)充電的狀態(tài)下向第一上拉晶體管Tu1的漏極提供第n個(gè)時(shí)鐘CLK(n)(其中n為正整數(shù))時(shí)，由于第一自舉導(dǎo)致Q節(jié)點(diǎn) 的電壓升高。在該情況下，第一上拉晶體管Tu1通過(guò)第n個(gè)時(shí)鐘CLK(n)的電壓對(duì)第一輸出節(jié)點(diǎn)OUT1進(jìn)行充電并且升高第n個(gè)輸出電壓Vout(n)。隨后，當(dāng)?shù)趎+1個(gè)時(shí)鐘CLK(n+1)被提供給第二上拉晶體管Tu2的漏極時(shí)，由于第二自舉導(dǎo)致Q節(jié)點(diǎn)的電壓進(jìn)一步升高。因此，第二上拉晶體管Tu2通過(guò)第n+1個(gè)時(shí)鐘CLK(n+1)的電壓對(duì)第二輸出節(jié)點(diǎn)OUT2進(jìn)行充電并且升高第n+1個(gè)輸出電壓Vout(n+1)。由于第n個(gè)時(shí)鐘CLK(n)早于第n+1個(gè)時(shí)鐘CLK(n+1)，因此第n+1個(gè)輸出電壓Vout(n+1)在第n個(gè)輸出電壓Vout(n)之后輸出。

第一上拉晶體管Tu1的柵極連接至Q節(jié)點(diǎn)。第n個(gè)時(shí)鐘CLK(n)被提供給第一上拉晶體管Tu1的漏極。第一上拉晶體管Tu1的源極連接至第一輸出節(jié)點(diǎn)OUT1。第二上拉晶體管Tu2的柵極連接至Q節(jié)點(diǎn)。第n+1個(gè)時(shí)鐘CLK(n+1)被提供給第二上拉晶體管Tu2的漏極。第二上拉晶體管Tu2的源極連接至第二輸出節(jié)點(diǎn)OUT2。

輸出波形可以根據(jù)Q節(jié)點(diǎn)的電壓而變化。如圖3和圖4中所示，通過(guò)第n個(gè)時(shí)鐘CLK(n)第一自舉的Q節(jié)點(diǎn)的電壓為約40V，并且通過(guò)第n+1個(gè)時(shí)鐘CLK(n+1)第二自舉的Q節(jié)點(diǎn)的電壓通過(guò)預(yù)充電效果進(jìn)一步升高至約68V。因此，第二上拉晶體管Tu2的柵極電壓大于第一上拉晶體管Tu1的柵極電壓。因此，第n+1個(gè)輸出電壓Vout(n+1)的上升時(shí)間Tr比第n個(gè)輸出電壓Vout(n)的上升時(shí)間Tr短。上升時(shí)間Tr是在輸出波形的上升沿處將輸出節(jié)點(diǎn)OUT從柵極低電壓VGL充電至預(yù)定目標(biāo)電壓所需的時(shí)間。此外，第n+1個(gè)輸出電壓Vout(n+1)的下降時(shí)間Tf比第n個(gè)輸出電壓Vout(n)的下降時(shí)間Tf長(zhǎng)。下降時(shí)間Tf是在輸出波形的下降沿處將輸出節(jié)點(diǎn)OUT從預(yù)定目標(biāo)電壓放電至柵極低電壓VGL所需的時(shí)間。第n個(gè)輸出電壓Vout(n)是接通連接至第N個(gè)柵極線的薄膜晶體管(TFT)的第n個(gè)柵極脈沖，其中N是正整數(shù)。第n+1個(gè)輸出電壓Vout(n+1)為接通連接至第N+1個(gè)柵極線的TFT的第n+1個(gè)柵極脈沖。因此，當(dāng)?shù)趎個(gè)輸出電壓Vout(n)的波形與第n+1個(gè)輸出電壓Vout(n+1)的波形不同時(shí)，像素的電壓充電量改變。因此，可以在像素陣列的相鄰線之間產(chǎn)生亮度差異。

如圖5和圖7所示，本發(fā)明的實(shí)施方式將左GIP電路(或第一GIP電路)和右GIP電路(或第二GIP電路)不對(duì)稱地連接至柵極線，以使通過(guò)Q節(jié)點(diǎn)的第一自舉生成的輸出電壓的波形與通過(guò)Q節(jié)點(diǎn)的第二自舉生成的輸出電壓的波形一致。

圖5是示出了根據(jù)本發(fā)明的示例性實(shí)施方式的左GIP電路與右GIP電路的連接關(guān)系的電路圖。圖6是示出了左GIP電路和右GIP電路中的Q節(jié)點(diǎn)電壓和輸出電壓的波形圖。

參照?qǐng)D5和圖6，左GIP電路包括多個(gè)L級(jí)STL1和STL2。L級(jí)STL1和STL2中的每個(gè)級(jí)包括第一上拉晶體管Tu1和第二上拉晶體管Tu2以及控制第一上拉晶體管Tu1和第二上拉晶體管Tu2的一個(gè)Q節(jié)點(diǎn)。

在第一L級(jí)STL1中，第一上拉晶體管Tu1通過(guò)第一輸出節(jié)點(diǎn)OUT1連接至第一柵極線G1，并且第二上拉晶體管Tu2通過(guò)第二輸出節(jié)點(diǎn)OUT2連接至第二柵極線G2。

在第二L級(jí)STL2中，第一上拉晶體管Tu1通過(guò)第一輸出節(jié)點(diǎn)OUT1連接至第三柵極線G3，并且第二上拉晶體管Tu2通過(guò)第二輸出節(jié)點(diǎn)OUT2連接至第四柵極線G4。

右GIP電路包括多個(gè)R級(jí)STR1、STR2和STR3。R級(jí)STR1、STR2和STR3中的每個(gè)級(jí)包括第一上拉晶體管Tu1和第二上拉晶體管Tu2以及控制第一上拉晶體管Tu1和第二上拉晶體管Tu2的一個(gè)Q節(jié)點(diǎn)。

第一R級(jí)STR1的第一上拉晶體管Tu1連接至第一輸出節(jié)點(diǎn)OUT1。第一輸出節(jié)點(diǎn)OUT1為未連接至像素陣列的柵極線的偽節(jié)點(diǎn)DMY。第一R級(jí)STR1的第二上拉晶體管Tu2通過(guò)第二輸出節(jié)點(diǎn)OUT2連接至第一柵極線G1。

第二R級(jí)STR2的第一上拉晶體管Tu1通過(guò)第一輸出節(jié)點(diǎn)OUT1連接至第二柵極線G2。第二R級(jí)STR2的第二上拉晶體管Tu2通過(guò)第二輸出節(jié)點(diǎn)OUT2連接至第三柵極線G3。

第三R級(jí)STR3的第一上拉晶體管Tu1通過(guò)第一輸出節(jié)點(diǎn)OUT1連接至第四柵極線G4。第三R級(jí)STR3的第二上拉晶體管Tu2通過(guò)第二輸出節(jié)點(diǎn)OUT2連接至第五的柵極線G5，如圖7所示。

當(dāng)Q節(jié)點(diǎn)第一自舉時(shí)生成輸出的第一上拉晶體管Tu1連接至第一柵極線G1至第四柵極線G4中的每個(gè)柵極線的一端。當(dāng)Q節(jié)點(diǎn)第二自舉時(shí)生成輸出的第二上拉晶體管Tu2連接至第一柵極線G1至第四柵極線G4中的每個(gè)柵極線的另一端。

當(dāng)Q節(jié)點(diǎn)第一自舉時(shí)生成的輸出電壓的波形與當(dāng)Q節(jié)點(diǎn)第二自舉時(shí)生成的輸出電壓的波形不同。本發(fā)明的實(shí)施方式將第一上拉晶體管連接至柵極線的一端并且將第二上拉晶體管連接至柵極線的另一端，從而使施加 于第一柵極線G1至第四柵極線G4中的每個(gè)柵極線的柵極脈沖的上升時(shí)間和下降時(shí)間具有相同的持續(xù)時(shí)間。

第一時(shí)鐘CLK1被提供給第一L級(jí)STL1的第一上拉晶體管Tu1，并且同時(shí)被提供給第一R級(jí)STR1的第二上拉晶體管Tu2。當(dāng)?shù)谝粫r(shí)鐘CLK1的電壓被提供給第一L級(jí)STL1的第一上拉晶體管Tu1的漏極時(shí)，電荷通過(guò)第一上拉晶體管Tu1的柵極與漏極之間的寄生電容被提供給第一L級(jí)STL1的Q節(jié)點(diǎn)，因此Q節(jié)點(diǎn)被第一自舉。同時(shí)，當(dāng)?shù)谝粫r(shí)鐘CLK1的電壓被提供給第一R級(jí)STR1的第二上拉晶體管Tu2的漏極時(shí)，電荷通過(guò)第二上拉晶體管Tu2的柵極與漏極之間的寄生電容被提供給第一R級(jí)STR1的Q節(jié)點(diǎn)，因此Q節(jié)點(diǎn)被第二自舉。因此，根據(jù)第一時(shí)鐘CLK1的定時(shí)，第一柵極脈沖通過(guò)第一L級(jí)STL1的第一上拉晶體管Tu1被提供給第一柵極線G1的一端，并且同時(shí)通過(guò)第一R級(jí)STR1的第二上拉晶體管Tu2被提供給第一柵極線G1的另一端。

第二時(shí)鐘CLK2被提供給第一L級(jí)STL1的第二上拉晶體管Tu2，并且同時(shí)被提供給第二R級(jí)STR2的第一上拉晶體管Tu1。當(dāng)?shù)诙r(shí)鐘CLK2的電壓被提供給第一L級(jí)STL1的第二上拉晶體管Tu2的漏極時(shí)，電荷通過(guò)第二上拉晶體管Tu2的柵極與漏極之間的寄生電容被提供給第一L級(jí)STL1的Q節(jié)點(diǎn)，因此Q節(jié)點(diǎn)被第二自舉。同時(shí)，當(dāng)?shù)诙r(shí)鐘CLK2的電壓被提供給第二R級(jí)STR2的第一上拉晶體管Tu1的漏極時(shí)，電荷通過(guò)第一上拉晶體管Tu1的柵極與漏極之間的寄生電容被提供給第二R級(jí)STR2的Q節(jié)點(diǎn)，因此Q節(jié)點(diǎn)被第一自舉。因此，根據(jù)第二時(shí)鐘CLK2的定時(shí)，第二柵極脈沖通過(guò)第一L級(jí)STL1的第二上拉晶體管Tu2被提供給第二柵極線G2的一端，并且同時(shí)通過(guò)第二R級(jí)STR2的第一上拉晶體管Tu1被提供給第二柵極線G2的另一端。

第三時(shí)鐘CLK3被提供給第二L級(jí)STL2的第一上拉晶體管Tu1，并且同時(shí)被提供給第二R級(jí)STR2的第二上拉晶體管Tu2。當(dāng)?shù)谌龝r(shí)鐘CLK3的電壓被提供給第二L級(jí)STL2的第一上拉晶體管Tu1的漏極時(shí)，電荷通過(guò)第一上拉晶體管Tu1的柵極與漏極之間的寄生電容被提供給第二L級(jí)STL2的Q節(jié)點(diǎn)，因此Q節(jié)點(diǎn)被第一自舉。同時(shí)，當(dāng)?shù)谌龝r(shí)鐘CLK3的電壓被提供給第二R級(jí)STR2的第二上拉晶體管Tu2的漏極時(shí)，電荷通過(guò)第二上拉晶體管Tu2的柵極與漏極之間的寄生電容被提供給第二R級(jí)STR2的Q節(jié)點(diǎn)，因此Q節(jié)點(diǎn)被第二自舉。因此，根據(jù)第三時(shí)鐘CLK3的定時(shí)，第三柵極脈沖通過(guò)第二L級(jí)STL2的第一上拉晶體管Tu1被提 供給第三柵極線G3的一端，并且同時(shí)通過(guò)第二R級(jí)STR2的第二上拉晶體管Tu2被提供給第三柵極線G3的另一端。

第四時(shí)鐘CLK4被提供給第二L級(jí)STL2的第二上拉晶體管Tu2，并且同時(shí)被提供給第三R級(jí)STR3的第一上拉晶體管Tu1。當(dāng)?shù)谒臅r(shí)鐘CLK4的電壓被提供給第二L級(jí)STL2的第二上拉晶體管Tu2的漏極時(shí)，電荷通過(guò)第二上拉晶體管Tu2的柵極與漏極之間的寄生電容被提供給第二L級(jí)STL2的Q節(jié)點(diǎn)，因此Q節(jié)點(diǎn)被第二自舉。同時(shí)，當(dāng)?shù)谒臅r(shí)鐘CLK4的電壓被提供給第三R級(jí)STR3的第一上拉晶體管Tu1的漏極時(shí)，電荷通過(guò)第一上拉晶體管Tu1的柵極與漏極之間的寄生電容被提供給第三R級(jí)STR3的Q節(jié)點(diǎn)，因此Q節(jié)點(diǎn)被第一自舉。因此，根據(jù)第四時(shí)鐘CLK4的定時(shí)，第四柵極脈沖通過(guò)第二L級(jí)STL2的第二上拉晶體管Tu2被提供給第四柵極線G4的一端，并且同時(shí)通過(guò)第三R級(jí)STR3的第一上拉晶體管Tu1被提供給第四柵極線G4的另一端。

在圖8中，“Q(STL)”為包括在左GIP電路中的L級(jí)的Q節(jié)點(diǎn)，并且“Q(STR)”為包括在右GIP電路中的R級(jí)的Q節(jié)點(diǎn)。“Vout(n)”為當(dāng)Q節(jié)點(diǎn)第一自舉時(shí)通過(guò)第一上拉晶體管Tu1輸出的第n個(gè)輸出電壓。“Vout(n+1)”為當(dāng)Q節(jié)點(diǎn)第二自舉時(shí)通過(guò)第二上拉晶體管Tu2輸出的第n+1個(gè)輸出電壓。

圖7示出了左GIP電路和右GIP電路的不對(duì)稱連接中的偽級(jí)的布置。

參照?qǐng)D7，本發(fā)明的實(shí)施方式通過(guò)一個(gè)輸出通道使連接至每個(gè)柵極線的兩端的GIP電路之一移位并且將左GIP電路和右GIP電路不對(duì)稱地連接至柵極線。因此，從左GIP電路輸出的偽輸出的數(shù)目與從右GIP電路輸出的偽輸出的數(shù)目不同。

每個(gè)GIP電路可以包括與柵極線斷開(kāi)的多個(gè)偽級(jí)。所述多個(gè)偽級(jí)生成偽輸出DMY1至DMY5。由于所述多個(gè)偽級(jí)的輸出節(jié)點(diǎn)未連接至柵極線，因此偽輸出DMY1至DMY5未被提供給柵極線，而被輸入給下一級(jí)的起始脈沖端子或SET信號(hào)端子。在圖7中所示的示例中，第三L級(jí)STL3可以響應(yīng)于從第二L級(jí)STL2輸出的偽輸出DMY3和DMY4而對(duì)其Q節(jié)點(diǎn)進(jìn)行充電。第三R級(jí)STR3可以響應(yīng)于從第二R級(jí)STR2輸出的偽輸出DMY3和DMY4而對(duì)其Q節(jié)點(diǎn)進(jìn)行充電。

在圖7中所示的示例中，第一L級(jí)STL1和第二L級(jí)STL2為按順序輸出第一偽輸出DMY1至第四偽輸出DMY4的偽級(jí)。第一R級(jí)STR1 和第二R級(jí)STR2為按順序輸出第一偽輸出DMY1至第四偽輸出DMY4的偽級(jí)。第三R級(jí)STR3通過(guò)第一上拉晶體管Tu1和第一輸出節(jié)點(diǎn)生成第五偽輸出DMY5，并且通過(guò)第二上拉晶體管Tu2和第二輸出節(jié)點(diǎn)輸出第一柵極脈沖。

本發(fā)明的實(shí)施方式將第一上拉晶體管連接至柵極線的一端并且將第二上拉晶體管連接至柵極線的另一端。因此，如圖8中所示，本發(fā)明的實(shí)施方式可以使施加于柵極線G1至柵極線G4中每個(gè)柵極線的柵極脈沖的上升時(shí)間和下降時(shí)間具有相同的持續(xù)時(shí)間。

除了根據(jù)本發(fā)明的實(shí)施方式的GIP電路的上述配置之外，可以使用其他配置。例如，如果圖5和圖7中所示的左GIP電路和右GIP電路相對(duì)于柵極線的連接配置顛倒，則可以獲得相同的效果。

如上所述，根據(jù)本發(fā)明的實(shí)施方式的柵極驅(qū)動(dòng)電路通過(guò)被一個(gè)Q節(jié)點(diǎn)控制的多個(gè)上拉晶體管生成多個(gè)輸出電壓(或柵極脈沖)。本發(fā)明的實(shí)施方式將第一柵極驅(qū)動(dòng)電路和第二柵極驅(qū)動(dòng)電路不對(duì)稱地連接至柵極線的兩端。因此，本發(fā)明的實(shí)施方式可以減小柵極驅(qū)動(dòng)電路的尺寸并且可以通過(guò)使提供給柵極線的柵極脈沖具有相同的波形來(lái)實(shí)現(xiàn)顯示裝置的整個(gè)屏幕的一致的圖像質(zhì)量。

雖然已經(jīng)參考多個(gè)示例性實(shí)施方式描述了實(shí)施方式，但應(yīng)當(dāng)理解，本領(lǐng)域技術(shù)人員可以構(gòu)思出會(huì)落入本公開(kāi)內(nèi)容的原理的范圍內(nèi)的許多其他變型和實(shí)施方式。更具體地，可以在本公開(kāi)內(nèi)容、附圖和所附權(quán)利要求的范圍內(nèi)對(duì)主題組合布置的組成部分和/或布置進(jìn)行各種改變和修改。除了組成部分和/或布置的改變和修改之外，替選用途對(duì)于本領(lǐng)域技術(shù)人員而言也將變得明顯。