液晶顯示面板及其柵極驅動電路的制作方法
【專利摘要】本發(fā)明公開了一種液晶顯示面板及其柵極驅動電路。該柵極驅動電路包括多個移位寄存電路，多個移位寄存電路以串聯(lián)方式進行級聯(lián)，每一移位寄存電路包括：第一下拉保持電路，耦接于第一節(jié)點、第一時鐘信號、第一參考電壓以及第二參考電壓，用于保持第一節(jié)點的低電平；補償電路，耦接于第一節(jié)點或者第一下拉保持電路，用于補償?shù)谝还?jié)點或者第一下拉保持電路的電位。以此提高柵極驅動電路長期操作的穩(wěn)定性，進而提高顯示面板的質量。
【專利說明】液晶顯不面板及其棚極驅動電路

【技術領域】
[0001]本發(fā)明涉及液晶顯示【技術領域】，特別是涉及一種液晶顯示面板及其柵極驅動電路。

【背景技術】
[0002]GOA (Gate Driver On Array)電路是利用現(xiàn)有的薄膜晶體管液晶顯示器Array制程將柵極掃描驅動電路制作在Array基板上，以實現(xiàn)逐行掃描的驅動方式。
[0003]其中，GOA電路包括上拉電路(Pull-up circuit)、上拉控制電路(Pull-upcontrol circuit) > 下傳電路(Transfer circuit) > 下拉電路(Pull-down Holdingcircuit)以及負責電位抬升的上升電路(Boost circuit)。
[0004]具體地，上拉電路主要負責將輸入的時鐘訊號(Clock)輸出至薄膜晶體管的柵極，作為液晶顯示器的驅動信號。上拉控制電路負責控制上拉電路的打開，一般是由上級GOA電路傳遞來的信號作用。下拉電路負責在輸出掃描信號后，快速將掃描信號拉低為低電位，即薄膜晶體管的柵極的電位拉低為低電位；下拉保持電路則負責將掃描信號和上拉電路的信號(通常稱為Q點)保持在關閉狀態(tài)(即設定的負電位)，通常有兩個下拉保持電路交替作用。上升電路則負責Q點電位的二次抬升，這樣確保上拉電路的G(N)正常輸出。
[0005]現(xiàn)有的GOA電路經過長時間的操作，GOA電路的穩(wěn)定性差，可能會導致GOA電路失效。


【發(fā)明內容】

[0006]本發(fā)明實施例提供了一種液晶顯示面板及其柵極驅動電路，以提高柵極驅動電路長期操作的穩(wěn)定性。
[0007]本發(fā)明提供一種柵極驅動電路，其包括多個移位寄存電路，多個移位寄存電路以串聯(lián)方式進行級聯(lián)，每一移位寄存電路包括:上拉電路，其包括第一晶體管，第一晶體管的柵極耦接于第一節(jié)點，源極耦接于第一時鐘信號，漏極耦接于移位寄存電路的柵極信號輸出端；下傳電路，其包括第二晶體管，第二晶體管的柵極耦接于第一節(jié)點，源極耦接于第一時鐘信號，漏極耦接于移位寄存電路的驅動信號輸出端；上拉控制電路，其包括第三晶體管，第三晶體管的柵極耦接于其所在的移位寄存電路的前兩級的移位寄存電路的驅動信號輸出端，源極耦接于前兩級的移位寄存電路的柵極信號輸出端，漏極耦接于第一節(jié)點；上升電路，耦接于第一節(jié)點和移位寄存電路的柵極信號輸出端之間，用于抬升第一節(jié)點的電位；第一下拉保持電路，耦接于第一節(jié)點、第一時鐘信號、第一參考電壓以及第二參考電壓，用于保持第一節(jié)點的低電平；補償電路，耦接于第一節(jié)點或者第一下拉保持電路，用于補償?shù)谝还?jié)點或者第一下拉保持電路的電位。
[0008]其中，補償電路包括第四晶體管，第四晶體管的源極和柵極均耦接于其所在的移位寄存電路的下一級的移位寄存電路的驅動信號輸出端，第四晶體管的漏極與第一節(jié)點連接，用于根據(jù)下一級的移位寄存電路的驅動信號輸出端輸出的驅動信號抬升第一節(jié)點的電位。
[0009]其中，補償電路還包括第五晶體管、第六晶體管以及第一電容，第一電容的一端與第三晶體管的漏極連接，第一電容的另一端與第五晶體管的漏極和第六晶體管的源極連接，第五晶體管的柵極與其所在的移位寄存電路的前四級的移位寄存電路的驅動信號輸出端連接，第五晶體管的源極與前四級的移位寄存電路的柵極信號輸出端連接，第六晶體管的柵極與前兩級的移位寄存電路的驅動信號輸出端連接，第六晶體管的漏極與第一節(jié)點連接。
[0010]其中，補償電路包括第四晶體管、第五晶體管以及第一電容，第一電容的一端與第三晶體管的漏極連接，第一電容的另一端與第四晶體管的漏極和第五晶體管的源極連接，第四晶體管的柵極與其所在的移位寄存電路的前四級的移位寄存電路的驅動信號輸出端連接，第四晶體管的源極與前四級的移位寄存電路的柵極信號輸出端連接，第五晶體管的柵極與前兩級的移位寄存電路的驅動信號輸出端連接，第五晶體管的漏極與第一節(jié)點連接。
[0011]其中，第一下拉保持電路包括:第四晶體管，第四晶體管的柵極和源極與第一時鐘信號連接，漏極與第二節(jié)點連接；第五晶體管，第五晶體管的柵極與驅動信號端連接，源極與第二節(jié)點連接，漏極與第二參考電壓連接；第六晶體管，第六晶體管的柵極與前兩級的移位寄存電路的驅動信號輸出端連接，源極與第二節(jié)點連接，漏極與第二參考電壓連接；第七晶體管，第七晶體管的柵極與第二時鐘信號連接，源極與第一時鐘信號連接，漏極與第二節(jié)點連接；第八晶體管，第八晶體管的柵極與補償電路連接，源極與移位寄存電路的柵極信號輸出端連接，漏極與第一參考電壓連接；第九晶體管，第九晶體管的柵極與補償電路連接，源極與第一節(jié)點連接，漏極與第一參考電壓連接；第十晶體管，第十晶體管的柵極與補償電路連接，源極與移位寄存電路的驅動信號出端連接，漏極與第二參考電壓連接。
[0012]其中，補償電路包括:第一電容，第一電容的一端與第二節(jié)點連接，另一端與第八晶體管的柵極、第九晶體管的柵極以及第十晶體管的柵極連接；第十一晶體管，第十一晶體管的柵極與移位寄存電路的前兩級的移位寄存電路的驅動信號輸出端連接，源極與第一節(jié)點連接，漏極與第一電容的另一端連接。
[0013]其中，補償電路包括:第一電容，第一電容的一端與第二節(jié)點連接，另一端與第八晶體管的柵極、第九晶體管的柵極以及第十晶體管的柵極連接；第十一晶體管，第十一晶體管的柵極與移位寄存電路的后兩級的移位寄存電路的第一節(jié)點連接，源極與第三參考電壓連接，漏極與第一電容的另一端連接；第十二晶體管，第十二晶體管的柵極與第一電容的另一端連接，源極與后兩級的移位寄存電路的第一節(jié)點連接；第十三晶體管，第十三晶體管的柵極與移位寄存電路的后兩級的移位寄存電路的驅動信號輸出端連接，源極與第一電容的一端連接，漏極與第十二晶體管的漏極連接。
[0014]其中，每一移位寄存電路還包括第二下拉保持電路，第二下拉保持電路包括:第四晶體管，第四晶體管的柵極與移位寄存電路的后四級的移位寄存電路的驅動信號輸出端連接，源極與第一節(jié)點連接，漏極與第一參考電壓連接；第五晶體管，第五晶體管的柵極與后四級的移位寄存電路的驅動信號輸出端連接，源極與移位寄存電路的信號輸出端連接，漏極與第一參考電壓連接。
[0015]其中，每一移位寄存電路還包括下拉電路，下拉電路包括:第六晶體管，第六晶體管的柵極與移位寄存電路的后兩級的移位寄存電路的驅動信號輸出端連接，源極與移位寄存電路的驅動信號輸出端連接，漏極與第二參考電壓練級；第七晶體管，第七晶體管的柵極與后兩級的移位寄存電路的驅動信號輸出端連接，源極與第一節(jié)點連接，漏極與第一參考電壓連接；第八晶體管，第八晶體管的柵極與后兩級的移位寄存電路的驅動信號輸出端連接，源極與移位寄存電路的信號輸出端連接，漏極與第一參考電壓連接。
[0016]本發(fā)明還提供一種液晶顯示面板，其包括上述任意一項的柵極驅動電路以及多條柵極線，其中柵極線分別與柵極驅動電路中的對應移位寄存電路的柵極信號輸出端連接。
[0017]通過上述方案，本發(fā)明的有益效果是:本發(fā)明通過補償電路耦接于第一節(jié)點或者第一下拉保持電路，用于補償?shù)谝还?jié)點或者第一下拉保持電路的電位，能夠提高柵極驅動電路長期操作的穩(wěn)定性，進而提高顯示面板的質量。

【專利附圖】

【附圖說明】
[0018]為了更清楚地說明本發(fā)明實施例中的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。其中:
[0019]圖1是本發(fā)明第一實施例的柵極驅動電路的結構示意圖；
[0020]圖2是圖1中柵極驅動電路的電路圖；
[0021]圖3是本發(fā)明第二實施例的柵極驅動電路的電路圖；
[0022]圖4是圖3中柵極驅動電路的各種輸入信號、輸出信號和節(jié)點電壓的時序圖；
[0023]圖5是本發(fā)明第三實施例的柵極驅動電路的電路圖；
[0024]圖6是本發(fā)明第四實施例的柵極驅動電路的電路圖；
[0025]圖7是圖6中柵極驅動電路的各種輸入信號、輸出信號和節(jié)點電壓的時序圖；
[0026]圖8是本發(fā)明第五實施例的柵極驅動電路的電路圖；
[0027]圖9是本發(fā)明第六實施例的柵極驅動電路的電路圖；
[0028]圖10是本發(fā)明第一實施例的液晶顯示面板的結構示意圖。

【具體實施方式】
[0029]下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部實施例?；诒景l(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性的勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
[0030]請參見圖1所示，圖1是本發(fā)明第一實施例的柵極驅動電路的結構示意圖。如圖1所示，本實施例所揭示的柵極驅動電路I包括多個移位寄存電路10，多個移位寄存電路10以串聯(lián)方式進行級聯(lián)。
[0031]其中，多個移位寄存電路10包括上拉電路101、下傳電路102、上拉控制電路103、上升電路104、第一下拉保持電路105以及補償電路106。如圖2所示，上拉電路101包括晶體管Tl，晶體管Tl的柵極耦接于移位寄存電路10的第一節(jié)點Q(N)，即移位寄存電路10的Q(N)點；晶體管Tl的源極耦接于第一時鐘信號CK ;晶體管Tl的漏極耦接于移位寄存電路10的柵極信號輸出端G(N)。下傳電路102包括晶體管T2，晶體管T2的柵極耦接于第一節(jié)點Q(N)，晶體管T2的源極耦接于第一時鐘信號CK，晶體管T2的漏極耦接于移位寄存電路10的驅動信號輸出端ST(N)。上拉控制電路103包括晶體管T3，晶體管T3的柵極耦接于晶體管T3所在的移位寄存電路10的前兩級的移位寄存電路的驅動信號輸出端ST (N-2)，晶體管T3的源極耦接于前兩級的移位寄存電路的柵極信號輸出端G(N-2)，晶體管T3的漏極耦接于第一節(jié)點Q。上升電路104耦接于第一節(jié)點Q(N)和移位寄存電路10的柵極信號輸出端G(N)之間，用于抬升第一節(jié)點Q(N)的電位。第一下拉保持電路105耦接于第一節(jié)點Q(N)、第一時鐘信號CK、第一參考電壓Vl以及第二參考電壓V2，用于保持第一節(jié)點Q(N)的低電平。補償電路106耦接于第一節(jié)點Q(N)或者第一下拉保持電路105，用于補償?shù)谝还?jié)點Q(N)或者第一下拉保持電路105的電位。
[0032]優(yōu)選地，第一參考電壓Vl和第二參考電壓V2均為負電位，并且第二參考電壓V2小于第一參考電壓VI。
[0033]本實施例通過補償電路106耦接于第一節(jié)點Q(N)或者第一下拉保持電路105，用于補償?shù)谝还?jié)點Q(N)或者第一下拉保持電路105的電位，能夠提高柵極驅動電路I長期操作的穩(wěn)定性，進而提高產品的質量。
[0034]本發(fā)明還提供第二實施例的柵極驅動電路，其在第一實施例所揭示的柵極驅動電路I的基礎上進行詳細描述。如圖3所示，補償電路106包括晶體管T4，晶體管T4的柵極和源極均耦接于晶體管T4所在的移位寄存電路10的下一級的移位寄存電路的驅動信號輸出端ST (N+1)，晶體管T4的漏極與第一節(jié)點Q(N)連接。補償電路106用于根據(jù)下一級的移位寄存電路的驅動信號輸出端ST(N+1)輸出的驅動信號抬升第一節(jié)點Q(N)的電位。
[0035]其中，上升電路104包括電容Cl，電容Cl的一端與第一節(jié)點Q (N)連接，電容Cl的另一端與移位寄存電路10的柵極信號輸出端G(N)連接。第一下拉保持電路105包括晶體管T5、晶體管T6、晶體管T7、晶體管T8、晶體管T9、晶體管TlO以及晶體管T11，晶體管T5的柵極和源極均與第一時鐘信號CK連接，晶體管T5的漏極與移位寄存電路10的第二節(jié)點P(N);晶體管T6的柵極與第二時鐘信號XCK連接，晶體管T6的源極與第一時鐘信號CK連接，晶體管T6的漏極與第二節(jié)點P(N)連接；晶體管T7的柵極與移位寄存電路10的驅動信號輸出端ST(N)連接，晶體管T7的源極與第二節(jié)點P(N)連接，晶體管T7的漏極與第二參考電壓V2連接；晶體管T8的柵極與晶體管T3的柵極連接，晶體管T8的源極與第二節(jié)點P(N)連接，晶體管T8的漏極與第二參考電壓V2連接；晶體管T9的柵極與第二節(jié)點P(N)連接，晶體管T9的源極與移位寄存電路10的柵極信號輸出端G(N)連接，晶體管T9的漏極與第一參考電壓Vl連接；晶體管TlO的柵極與第二節(jié)點P (N)連接，晶體管TlO的源極與第一節(jié)點Q(N)鏈接，晶體管TlO的漏極與第一參考電壓Vl連接；晶體管Tll的柵極與第二節(jié)點Q(N)連接，晶體管Tll的源極與驅動信號輸出端ST(N)連接，晶體管Tll的漏極與第二參考電壓V2連接。
[0036]柵極驅動電路還包括第二下拉保持電路107和下拉電路108，第二下拉保持電路107包括晶體管T12和晶體管T13，晶體管T12的柵極和晶體管T13的柵極均與移位寄存電路10的下四級的移位寄存電路的驅動信號輸出端ST(N+4)連接，晶體管T12的源極與第一節(jié)點Q(N)連接，晶體管T12的漏極與第一參考電壓Vl連接，晶體管T13的源極與柵極信號輸出端G(N)連接，晶體管T13的漏極與第一參考電壓Vl連接。下拉電路108包括晶體管T14、晶體管T15以及晶體管T16，晶體管T14的柵極、晶體管T15的柵極以及晶體管T16的柵極均與下兩級的移位寄存電路的驅動信號輸出端ST(N+2)連接，晶體管T14的源極與驅動信號輸出端ST(N)連接，晶體管T14的漏極與第二參考電壓V2連接，晶體管T15的源極與第一節(jié)點Q(N)連接，晶體管T15的漏極與第一參考電壓Vl連接，晶體管T16的源極與柵極信號輸出端G(N)連接，晶體管T16的漏極與第一參考電壓Vl連接。
[0037]請再參見圖4，圖4是圖3中柵極驅動電路的各種輸入信號、輸出信號和節(jié)點電壓的時序圖。如圖4所示，第一時鐘信號CK和第二時鐘信號XCK為相位上互補的兩組信號，如圖中第一時鐘信號CKl與第二時鐘信號XCKl相位互補，第一時鐘信號CK2與第二時鐘信號XCK2相位互補。其中，柵極信號輸出端G(N)的電位被第一參考電壓Vl拉低到低電位；在第一節(jié)點Q(N)和柵極信號輸出端G(N)均為高電平時，第二節(jié)點P(N)被第二參考電壓V2拉到低電平。
[0038]本實施例所揭示的柵極驅動電路通過晶體管T4的柵極和源極均耦接于晶體管T4所在的移位寄存電路10的下一級的移位寄存電路的驅動信號輸出端ST (N+1)，晶體管T4的漏極與第一節(jié)點Q(N)連接，補償電路106用于根據(jù)下一級的移位寄存電路的驅動信號輸出端ST(N+1)輸出的驅動信號抬升第一節(jié)點Q(N)的電位，進而能夠提高柵極驅動電路長期操作的穩(wěn)定性。
[0039]本發(fā)明還提供第三實施例的柵極驅動電路，其在第一實施例所揭示的柵極驅動電路I的基礎上進行詳細描述。如圖5所示，補償電路106包括晶體管T4、晶體管T5、晶體管T6以及電容Cl。其中，晶體管T4的柵極和源極均耦接于晶體管T4所在的移位寄存電路10的下一級的移位寄存電路的驅動信號輸出端ST (N+1)，晶體管T4的漏極與第一節(jié)點Q (N)連接。電容Cl的一端與晶體管T3的漏極連接，電容Cl的另一端與晶體管T5的漏極和晶體管T6的源極連接，晶體管T5的柵極與其所在的移位寄存電路的前四級的移位寄存電路的驅動信號輸出端ST (N-4)連接，晶體管T5的源極與前四級的移位寄存電路的柵極信號輸出端G(N-4)連接，晶體管T6的柵極與前兩級的移位寄存電路的驅動信號輸出端ST(N-2)連接，晶體管T6的漏極與第一節(jié)點Q(N)連接。
[0040]其中，上升電路104包括電容C2，電容C2的一端與第一節(jié)點Q(N)連接，電容C2的另一端與移位寄存電路10的柵極信號輸出端G(N)連接。第一下拉保持電路105包括晶體管T7、晶體管T8、晶體管T9、晶體管T10、晶體管T11、晶體管T12以及晶體管T13，晶體管T7的柵極和源極均與第一時鐘信號CK連接，晶體管T7的漏極與移位寄存電路10的第二節(jié)點P(N);晶體管T8的柵極與第二時鐘信號XCK連接，晶體管T8的源極與第一時鐘信號CK連接，晶體管T8的漏極與第二節(jié)點P (N)連接；晶體管T9的柵極與移位寄存電路10的驅動信號輸出端ST(N)連接，晶體管T9的源極與第二節(jié)點P(N)連接，晶體管T9的漏極與第二參考電壓V2連接；晶體管TlO的柵極與晶體管T3的柵極連接，晶體管TlO的源極與第二節(jié)點P(N)連接，晶體管TlO的漏極與第二參考電壓V2連接；晶體管Tll的柵極與第二節(jié)點P (N)連接，晶體管Tll的源極與移位寄存電路10的柵極信號輸出端G(N)連接，晶體管Tll的漏極與第一參考電壓Vl連接；晶體管T12的柵極與第二節(jié)點P (N)連接，晶體管T12的源極與第一節(jié)點Q(N)鏈接，晶體管T12的漏極與第一參考電壓Vl連接；晶體管T13的柵極與第二節(jié)點Q(N)連接，晶體管T13的源極與驅動信號輸出端ST(N)連接，晶體管T13的漏極與第二參考電壓V2連接。
[0041]柵極驅動電路還包括第二下拉保持電路107和下拉電路108，第二下拉保持電路107包括晶體管T14和晶體管T15，晶體管T14的柵極和晶體管T15的柵極均與移位寄存電路10的下四級的移位寄存電路的驅動信號輸出端ST(N+4)連接，晶體管T14的源極與第一節(jié)點Q(N)連接，晶體管T14的漏極與第一參考電壓Vl連接，晶體管T15的源極與柵極信號輸出端G(N)連接，晶體管T15的漏極與第一參考電壓Vl連接。下拉電路108包括晶體管T16、晶體管T17以及晶體管T18，晶體管T16的柵極、晶體管T17的柵極以及晶體管T18的柵極均與下兩級的移位寄存電路的驅動信號輸出端ST(N+2)連接，晶體管T16的源極與驅動信號輸出端ST(N)連接，晶體管T16的漏極與第二參考電壓V2連接，晶體管T17的源極與第一節(jié)點Q(N)連接，晶體管T17的漏極與第一參考電壓Vl連接，晶體管T18的源極與柵極信號輸出端G(N)連接，晶體管T18的漏極與第一參考電壓Vl連接。
[0042]其中，前四級的移位寄存電路的驅動信號輸出端ST(N_4)和前四級的移位寄存電路的柵極信號輸出端G(N-4)對電容Cl進行第一階段充電，前兩級的移位寄存電路的驅動信號輸出端ST(N-2)和前兩級的移位寄存電路的柵極信號輸出端G(N-2)對電容C2進行兩次提升，在第一節(jié)點Q(N)充電之前，第一節(jié)點Q(N)在第一階段具有更好的電位，即相當于沒有經過處理的兩倍，第一節(jié)點Q(N)在作用期間的電位抬升將會更高，提高柵極驅動電路長期操作的穩(wěn)定性。
[0043]本發(fā)明還提供第四實施例的柵極驅動電路，其在第一實施例所揭示的柵極驅動電路I的基礎上進行詳細描述。如圖6所示，補償電路106包括晶體管T4、晶體管T5以及電容Cl。電容Cl的一端與晶體管T3的漏極連接，電容Cl的另一端與晶體管T4的漏極和晶體管T5的源極連接，晶體管T4的柵極與其所在的移位寄存電路的前四級的移位寄存電路的驅動信號輸出端ST (N-4)連接，晶體管T4的源極與前四級的移位寄存電路的柵極信號輸出端G(N-4)連接，晶體管T5的柵極與前兩級的移位寄存電路的驅動信號輸出端ST(N-2)連接，晶體管T5的漏極與第一節(jié)點Q(N)連接。
[0044]上升電路104包括電容C2，電容C2的一端與第一節(jié)點Q (N)連接，電容C2的另一端與移位寄存電路10的柵極信號輸出端G(N)連接。第一下拉保持電路105包括晶體管T6、晶體管T7、晶體管T8、晶體管T9、晶體管T10、晶體管Tll以及晶體管T12，晶體管T6的柵極和源極均與第一時鐘信號CK連接，晶體管T6的漏極與移位寄存電路10的第二節(jié)點P(N)；晶體管T7的柵極與第二時鐘信號XCK連接，晶體管T7的源極與第一時鐘信號CK連接，晶體管T7的漏極與第二節(jié)點P(N)連接；晶體管T8的柵極與移位寄存電路10的驅動信號輸出端ST(N)連接，晶體管T8的源極與第二節(jié)點P(N)連接，晶體管T8的漏極與第二參考電壓V2連接；晶體管T9的柵極與晶體管T3的柵極連接，晶體管T9的源極與第二節(jié)點P(N)連接，晶體管T9的漏極與第二參考電壓V2連接；晶體管TlO的柵極與第二節(jié)點P(N)連接，晶體管TlO的源極與移位寄存電路10的柵極信號輸出端G(N)連接，晶體管TlO的漏極與第一參考電壓Vl連接；晶體管Tll的柵極與第二節(jié)點P(N)連接，晶體管Tll的源極與第一節(jié)點Q(N)鏈接，晶體管Tll的漏極與第一參考電壓Vl連接；晶體管T12的柵極與第二節(jié)點Q(N)連接，晶體管T12的源極與驅動信號輸出端ST (N)連接，晶體管T12的漏極與第二參考電壓V2連接。
[0045]柵極驅動電路還包括第二下拉保持電路107和下拉電路108，第二下拉保持電路107包括晶體管T13和晶體管T14，晶體管T13的柵極和晶體管T14的柵極均與移位寄存電路10的下四級的移位寄存電路的驅動信號輸出端ST(N+4)連接，晶體管T13的源極與第一節(jié)點Q(N)連接，晶體管T13的漏極與第一參考電壓Vl連接，晶體管T14的源極與柵極信號輸出端G(N)連接，晶體管T14的漏極與第一參考電壓Vl連接。下拉電路108包括晶體管T15、晶體管T16以及晶體管T17，晶體管T15的柵極、晶體管T16的柵極以及晶體管T17的柵極均與下兩級的移位寄存電路的驅動信號輸出端ST(N+2)連接，晶體管T15的源極與驅動信號輸出端ST(N)連接，晶體管T15的漏極與第二參考電壓V2連接，晶體管T16的源極與第一節(jié)點Q(N)連接，晶體管T16的漏極與第一參考電壓Vl連接，晶體管T17的源極與柵極信號輸出端G(N)連接，晶體管T17的漏極與第一參考電壓Vl連接。
[0046]請再參見圖7,圖7是圖6中柵極驅動電路的各種輸入信號、輸出信號和節(jié)點電壓的時序圖。如圖7所示，第一時鐘信號CK和第二時鐘信號XCK為相位上互補的兩組信號，如圖中第一時鐘信號CKl與第二時鐘信號XCKl相位互補，第一時鐘信號CK2與第二時鐘信號XCK2相位互補。
[0047]其中，前四級的移位寄存電路的驅動信號輸出端ST(N_4)和前四級的移位寄存電路的柵極信號輸出端G(N-4)對電容Cl進行第一階段充電，前兩級的移位寄存電路的驅動信號輸出端ST(N-2)和前兩級的移位寄存電路的柵極信號輸出端G(N-2)對電容C2進行兩次提升，在第一節(jié)點Q(N)充電之前，第一節(jié)點Q(N)在第一階段具有更好的電位，即相當于沒有經過處理的兩倍，第一節(jié)點Q(N)在作用期間的電位抬升將會更高，提高柵極驅動電路長期操作的穩(wěn)定性。
[0048]本發(fā)明還提供第五實施例的柵極驅動電路，其在第一實施例所揭示的柵極驅動電路I的基礎上進行詳細描述。如圖8所示，第一下拉保持電路105包括晶體管T4、晶體管T5、晶體管T6、晶體管T7、晶體管T8、晶體管T9以及晶體管TlO。其中，晶體管T4的柵極和源極與第一時鐘信號CK連接，晶體管T4的漏極與第二節(jié)點P (N)連接。晶體管T5的柵極與驅動信號端ST(N)連接，晶體管T5的源極與第二節(jié)點P(N)連接，晶體管T5的漏極與第二參考電壓V2連接。晶體管T6的柵極與前兩級的移位寄存電路的驅動信號輸出端ST(N-2)連接，晶體管T6的源極與第二節(jié)點P(N)連接，晶體管T6的漏極與第二參考電壓V2連接。晶體管T7的柵極與第二時鐘信號XCK連接，晶體管T7的源極與第一時鐘信號CK連接，晶體管T7的漏極與第二節(jié)點P(N)連接。晶體管T8的柵極與補償電路106連接，晶體管T8的源極與移位寄存電路的柵極信號輸出端G(N)連接，晶體管T8的漏極與第一參考電壓Vl連接。晶體管T9的柵極與補償電路106連接，晶體管T9的源極與第一節(jié)點Q(N)連接，晶體管T9的漏極與第一參考電壓Vl連接。晶體管TlO的柵極與補償電路106連接，晶體管TlO的源極與移位寄存電路的驅動信號輸出端ST (N)連接，晶體管TlO的漏極與第二參考電壓V2連接。
[0049]其中，補償電路106包括電容Cl以及晶體管T11，電容Cl的一端與第二節(jié)點P(N)連接，電容Cl的另一端與晶體管T8的柵極、晶體管T9的柵極以及晶體管TlO的柵極連接；晶體管Tll的棚極與移位寄存電路10的如兩級的移位寄存電路的驅動/[目號輸出端ST(N-2)，晶體管Tll的源極與第一節(jié)點Q(N)連接，晶體管Tll的漏極與電容Cl的另一端連接。
[0050]其中，上升電路104包括電容C2，電容C2的一端與第一節(jié)點Q(N)連接，電容C2的另一端與移位寄存電路10的柵極信號輸出端G(N)連接。
[0051]柵極驅動電路還包括第二下拉保持電路107和下拉電路108，第二下拉保持電路107包括晶體管T12和晶體管T13，晶體管T12的柵極和晶體管T13的柵極均與移位寄存電路10的下四級的移位寄存電路的驅動信號輸出端ST(N+4)連接，晶體管T12的源極與第一節(jié)點Q(N)連接，晶體管T12的漏極與第一參考電壓Vl連接，晶體管T13的源極與柵極信號輸出端G(N)連接，晶體管T13的漏極與第一參考電壓Vl連接。下拉電路108包括晶體管T14、晶體管T15以及晶體管T16，晶體管T14的柵極、晶體管T15的柵極以及晶體管T16的柵極均與下兩級的移位寄存電路的驅動信號輸出端ST(N+2)連接，晶體管T14的源極與驅動信號輸出端ST(N)連接，晶體管T14的漏極與第二參考電壓V2連接，晶體管T15的源極與第一節(jié)點Q(N)連接，晶體管T15的漏極與第一參考電壓Vl連接，晶體管T16的源極與柵極信號輸出端G(N)連接，晶體管T16的漏極與第一參考電壓Vl連接。
[0052]其中，補償電路106通過電容Cl和晶體管Tll增強第二節(jié)點P(N)的電位，在晶體管T8、晶體管T9以及晶體管TlO在stress較嚴重的情況下，也能打開。
[0053]本發(fā)明還提供第六實施例的柵極驅動電路，其在第一實施例所揭示的柵極驅動電路I的基礎上進行詳細描述。如圖9所示，第一下拉保持電路105包括晶體管T4、晶體管T5、晶體管T6、晶體管T7、晶體管T8、晶體管T9以及晶體管T10。其中，晶體管T4的柵極和源極與第一時鐘信號CK連接，晶體管T4的漏極與第二節(jié)點P (N)連接。晶體管T5的柵極與驅動信號端ST(N)連接，晶體管T5的源極與第二節(jié)點P(N)連接，晶體管T5的漏極與第二參考電壓V2連接。晶體管T6的柵極與前兩級的移位寄存電路的驅動信號輸出端ST(N-2)連接，晶體管T6的源極與第二節(jié)點P(N)連接，晶體管T6的漏極與第二參考電壓V2連接。晶體管T7的柵極與第二時鐘信號XCK連接，晶體管T7的源極與第一時鐘信號CK連接，晶體管T7的漏極與第二節(jié)點P(N)連接。晶體管T8的柵極與補償電路106連接，晶體管T8的源極與移位寄存電路的柵極信號輸出端G(N)連接，晶體管T8的漏極與第一參考電壓Vl連接。晶體管T9的柵極與補償電路106連接，晶體管T9的源極與第一節(jié)點Q(N)連接，晶體管T9的漏極與第一參考電壓Vl連接。晶體管TlO的柵極與補償電路106連接，晶體管TlO的源極與移位寄存電路的驅動信號輸出端ST (N)連接，晶體管TlO的漏極與第二參考電壓V2連接。
[0054]其中，補償電路106包括電容Cl、晶體管Tl 1、晶體管T12以及晶體管T13，電容Cl的一端與第二節(jié)點P (N)連接，電容Cl的另一端與晶體管T8的柵極、晶體管T9的柵極以及晶體管TlO的棚極連接。晶體管Tll的棚極與移位寄存電路10的后兩級的移位寄存電路的第一節(jié)點Q(N+2)連接，晶體管Tll的源極與第三參考電壓V3連接，晶體管Tll的漏極與電容Cl的另一端連接。晶體管T12的柵極與電容Cl的另一端連接，晶體管T12的源極與后兩級的移位寄存電容的第一節(jié)點Q (N+2)連接。晶體管T13的柵極與移位寄存電路10的后兩級的移位寄存電路的驅動信號輸出端ST (N+2)連接，晶體管T13的源極與電容Cl的一端連接，晶體管T13的漏極與晶體管T12的漏極連接。
[0055]其中，上升電路104包括電容C2，電容C2的一端與第一節(jié)點Q(N)連接，電容C2的另一端與移位寄存電路10的柵極信號輸出端G(N)連接。
[0056]柵極驅動電路還包括第二下拉保持電路107和下拉電路108，第二下拉保持電路107包括晶體管T14和晶體管T15，晶體管T14的柵極和晶體管T15的柵極均與移位寄存電路10的下四級的移位寄存電路的驅動信號輸出端ST(N+4)連接，晶體管T14的源極與第一節(jié)點Q(N)連接，晶體管T14的漏極與第一參考電壓Vl連接，晶體管T15的源極與柵極信號輸出端G(N)連接，晶體管T15的漏極與第一參考電壓Vl連接。下拉電路108包括晶體管T16、晶體管T17以及晶體管T18，晶體管T16的柵極、晶體管T17的柵極以及晶體管T18的柵極均與下兩級的移位寄存電路的驅動信號輸出端ST(N+2)連接，晶體管T16的源極與驅動信號輸出端ST(N)連接，晶體管T16的漏極與第二參考電壓V2連接，晶體管T17的源極與第一節(jié)點Q(N)連接，晶體管T17的漏極與第一參考電壓Vl連接，晶體管T18的源極與柵極信號輸出端G(N)連接，晶體管T18的漏極與第一參考電壓Vl連接。
[0057]其中，補償電路106通過電容Cl、晶體管T11、晶體管T12以及晶體管T13增強第二節(jié)點P(N)的電位，補償晶體管T8、晶體管T9以及晶體管TlO的電壓漂移，在晶體管T8、晶體管T9以及晶體管TlO在stress較嚴重的情況下，也能打開。
[0058]通過上述實施例，本發(fā)明通過對第一節(jié)點Q(N)的電位進行增強，對第一節(jié)點Q(N)實行三階充電原理，能夠保證柵極驅動電路I的正常輸出；此外本發(fā)明還提供了對第二節(jié)點P(N)的補償電路106，避免第二節(jié)點P(N)的電位異常將導致第一節(jié)點Q(N)和第二節(jié)點G(N)的下拉能力不足，直接導致電路失效，通過補償電路106，能夠防止由于晶體管的閾值電壓漂移導致電路的下拉保持部分啟動不佳的問題。
[0059]本發(fā)明還提供一種液晶顯示面板，如圖10所述，液晶顯示面板2包括上述的柵極驅動電路I以及多條柵極線20，其中柵極線20分別與柵極驅動電路I中的對應移位寄存電路10的柵極信號輸出端G(N)連接。
[0060]綜上所述，本發(fā)明通過補償電路耦接于第一節(jié)點或者第一下拉保持電路，用于補償?shù)谝还?jié)點或者第一下拉保持電路的電位，能夠提高柵極驅動電路長期操作的穩(wěn)定性，進而提聞顯不面板的質量。
[0061]以上所述僅為本發(fā)明的實施例，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說明書及附圖內容所作的等效結構或等效流程變換，或直接或間接運用在其他相關的【技術領域】，均同理包括在本發(fā)明的專利保護范圍內。
【權利要求】
1.一種柵極驅動電路，其特征在于，所述柵極驅動電路包括多個移位寄存電路，所述多個移位寄存電路以串聯(lián)方式進行級聯(lián)，每一所述移位寄存電路包括: 上拉電路，其包括第一晶體管，所述第一晶體管的柵極耦接于第一節(jié)點，源極耦接于第一時鐘信號，漏極耦接于所述移位寄存電路的柵極信號輸出端； 下傳電路，其包括第二晶體管，所述第二晶體管的柵極耦接于所述第一節(jié)點，源極耦接于所述第一時鐘信號，漏極耦接于所述移位寄存電路的驅動信號輸出端； 上拉控制電路，其包括第三晶體管，所述第三晶體管的柵極耦接于其所在的所述移位寄存電路的前兩級的移位寄存電路的驅動信號輸出端，源極耦接于所述前兩級的移位寄存電路的柵極信號輸出端，漏極耦接于所述第一節(jié)點； 上升電路，耦接于所述第一節(jié)點和所述移位寄存電路的柵極信號輸出端之間，用于抬升所述第一節(jié)點的電位； 第一下拉保持電路，耦接于所述第一節(jié)點、所述第一時鐘信號、第一參考電壓以及第二參考電壓，用于保持所述第一節(jié)點的低電平； 補償電路，耦接于所述第一節(jié)點或者所述第一下拉保持電路，用于補償所述第一節(jié)點或者所述第一下拉保持電路的電位。
2.根據(jù)權利要求1所述的驅動電路，其特征在于，所述補償電路包括第四晶體管，所述第四晶體管的源極和柵極均耦接于其所在的所述移位寄存電路的下一級的移位寄存電路的驅動信號輸出端，所述第四晶體管的漏極與所述第一節(jié)點連接，用于根據(jù)所述下一級的移位寄存電路的驅動信號輸出端輸出的驅動信號抬升所述第一節(jié)點的電位。
3.根據(jù)權利要求2所述的驅動電路，其特征在于，所述補償電路還包括第五晶體管、第六晶體管以及第一電容，所述第一電容的一端與所述第三晶體管的漏極連接，所述第一電容的另一端與所述第五晶體管的漏極和所述第六晶體管的源極連接，所述第五晶體管的柵極與其所在的所述移位寄存電路的前四級的移位寄存電路的驅動信號輸出端連接，所述第五晶體管的源極與所述前四級的移位寄存電路的柵極信號輸出端連接，所述第六晶體管的柵極與所述前兩級的移位寄存電路的驅動信號輸出端連接，所述第六晶體管的漏極與所述第一節(jié)點連接。
4.根據(jù)權利要求1所述的驅動電路，其特征在于，所述補償電路包括第四晶體管、第五晶體管以及第一電容，所述第一電容的一端與所述第三晶體管的漏極連接，所述第一電容的另一端與所述第四晶體管的漏極和所述第五晶體管的源極連接，所述第四晶體管的柵極與其所在的所述移位寄存電路的前四級的移位寄存電路的驅動信號輸出端連接，所述第四晶體管的源極與所述前四級的移位寄存電路的柵極信號輸出端連接，所述第五晶體管的柵極與所述前兩級的移位寄存電路的驅動信號輸出端連接，所述第五晶體管的漏極與所述第一節(jié)點連接。
5.根據(jù)權利要求1所述的驅動電路，其特征在于，所述第一下拉保持電路包括: 第四晶體管，所述第四晶體管的柵極和源極與所述第一時鐘信號連接，漏極與第二節(jié)點連接； 第五晶體管，所述第五晶體管的柵極與所述驅動信號端連接，源極與所述第二節(jié)點連接，漏極與所述第二參考電壓連接； 第六晶體管，所述第六晶體管的柵極與所述前兩級的移位寄存電路的驅動信號輸出端連接，源極與所述第二節(jié)點連接，漏極與所述第二參考電壓連接； 第七晶體管，所述第七晶體管的柵極與第二時鐘信號連接，源極與所述第一時鐘信號連接，漏極與所述第二節(jié)點連接； 第八晶體管，所述第八晶體管的柵極與所述補償電路連接，源極與所述移位寄存電路的柵極信號輸出端連接，漏極與所述第一參考電壓連接； 第九晶體管，所述第九晶體管的柵極與所述補償電路連接，源極與所述第一節(jié)點連接，漏極與所述第一參考電壓連接； 第十晶體管，所述第十晶體管的柵極與所述補償電路連接，源極與所述移位寄存電路的驅動信號出端連接，漏極與所述第二參考電壓連接。
6.根據(jù)權利要求5所述的驅動電路，其特征在于，所述補償電路包括: 第一電容，所述第一電容的一端與所述第二節(jié)點連接，另一端與所述第八晶體管的柵極、所述第九晶體管的柵極以及所述第十晶體管的柵極連接； 第十一晶體管，所述第十一晶體管的柵極與所述移位寄存電路的前兩級的移位寄存電路的驅動信號輸出端連接，源極與所述第一節(jié)點連接，漏極與所述第一電容的另一端連接。
7.根據(jù)權利要求5所述的驅動電路，其特征在于，所述補償電路包括: 第一電容，所述第一電容的一端與所述第二節(jié)點連接，另一端與所述第八晶體管的柵極、所述第九晶體管的柵極以及所述第十晶體管的柵極連接； 第十一晶體管，所述第十一晶體管的柵極與所述移位寄存電路的后兩級的移位寄存電路的第一節(jié)點連接，源極與第三參考電壓連接，漏極與所述第一電容的另一端連接； 第十二晶體管，所述第十二晶體管的柵極與所述第一電容的另一端連接，源極與所述后兩級的移位寄存電路的第一節(jié)點連接； 第十三晶體管，所述第十三晶體管的柵極與所述移位寄存電路的后兩級的移位寄存電路的驅動信號輸出端連接，源極與所述第一電容的一端連接，漏極與所述第十二晶體管的漏極連接。
8.根據(jù)權利要求1所述的驅動電路，其特征在于，每一所述移位寄存電路還包括第二下拉保持電路，所述第二下拉保持電路包括: 第四晶體管，所述第四晶體管的柵極與所述移位寄存電路的后四級的移位寄存電路的驅動信號輸出端連接，源極與所述第一節(jié)點連接，漏極與所述第一參考電壓連接； 第五晶體管，所述第五晶體管的柵極與所述后四級的移位寄存電路的驅動信號輸出端連接，源極與所述移位寄存電路的信號輸出端連接，漏極與所述第一參考電壓連接。
9.根據(jù)權利要求8所述的驅動電路，其特征在于，每一所述移位寄存電路還包括下拉電路，所述下拉電路包括: 第六晶體管，所述第六晶體管的柵極與所述移位寄存電路的后兩級的移位寄存電路的驅動信號輸出端連接，源極與所述移位寄存電路的驅動信號輸出端連接，漏極與所述第二參考電壓練級； 第七晶體管，所述第七晶體管的柵極與所述后兩級的移位寄存電路的驅動信號輸出端連接，源極與所述第一節(jié)點連接，漏極與所述第一參考電壓連接； 第八晶體管，所述第八晶體管的柵極與所述后兩級的移位寄存電路的驅動信號輸出端連接，源極與所述移位寄存電路的信號輸出端連接，漏極與所述第一參考電壓連接。
10.一種液晶顯示面板,其特征在于,所述液晶顯示面板包括如權利要求1-9任意一項所述的柵極驅動電路以及多條柵極線，其中所述柵極線分別與所述柵極驅動電路中的對應移位寄存電路的柵極信號輸出端連接。
【文檔編號】G09G3/36GK104332144SQ201410619300
【公開日】2015年2月4日 申請日期:2014年11月5日 優(yōu)先權日:2014年11月5日
【發(fā)明者】肖軍城 申請人:深圳市華星光電技術有限公司