一種goa單元及驅(qū)動(dòng)方法,goa電路和顯示裝置制造方法
【專利摘要】本發(fā)明的實(shí)施例公開一種GOA單元及驅(qū)動(dòng)方法，GOA電路和顯示裝置，涉及顯示器制造領(lǐng)域，能夠在保證GOA性能的同時(shí)減少IC的使用量，從而降低了生產(chǎn)成本。該GOA單元包括第一節(jié)點(diǎn)控制單元，第二節(jié)點(diǎn)控制單元和輸出單元。本發(fā)明的實(shí)施例用于顯示器制造。
【專利說明】—種GOA單元及驅(qū)動(dòng)方法，GOA電路和顯示裝置

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示器制造領(lǐng)域，尤其涉及一種GOA單元及驅(qū)動(dòng)方法，GOA電路和顯示
>J-U ρ?α裝直。

【背景技術(shù)】
[0002]近些年來顯示器的發(fā)展呈現(xiàn)出了高集成度，低成本的發(fā)展趨勢(shì)。其中一項(xiàng)非常重要的技術(shù)就是GOA(英文:Gate Driver on Array,中文:陣列基板行驅(qū)動(dòng))的技術(shù)量產(chǎn)化的實(shí)現(xiàn)。利用GOA技術(shù)將柵極開關(guān)電路集成在顯示面板的陣列基板上，從而可以省掉柵極驅(qū)動(dòng)集成電路部分，以從材料成本和制作工藝兩方面降低產(chǎn)品成本。這種利用GOA技術(shù)集成在陣列基板上的棚極開關(guān)電路也稱為GOA電路或移位寄存器電路。
[0003]GOA電路包括若干個(gè)GOA單元，每個(gè)GOA單元包含若干TFT(英文:Thin FilmTransistor,中文:薄膜晶體管，簡稱:晶體管)，其中，每一 GOA單元對(duì)應(yīng)一條柵線，具體的每一 GOA單元的輸出端連接一條柵線；由于GOA電路需要大規(guī)模的集成電路(英文:integrated circuit,簡稱:IC)實(shí)現(xiàn)，因此如何在保證GOA性能的同時(shí)控制IC的使用量成為GOA電路的發(fā)展方向。


【發(fā)明內(nèi)容】

[0004]本發(fā)明的實(shí)施例提供一種GOA單元及驅(qū)動(dòng)方法，GOA電路和顯示裝置，能夠在保證GOA性能的同時(shí)減少IC的使用量，從而降低了生產(chǎn)成本。
[0005]為達(dá)到上述目的，本發(fā)明的實(shí)施例采用如下技術(shù)方案:
[0006]第一方面，提供一種GOA單元，包括第一節(jié)點(diǎn)控制單元，第二節(jié)點(diǎn)控制單元和輸出單元；
[0007]其中，所述第一節(jié)點(diǎn)控制單元連接第一輸入端、第二輸入端、第一電平端、第二電平端、第一節(jié)點(diǎn)、第二節(jié)點(diǎn)和第四電平端，用于在第一輸入端的信號(hào)控制下將第一節(jié)點(diǎn)的電平與所述第一電平端的信號(hào)拉齊；或者，在所述第二輸入端的信號(hào)控制下將所述第一節(jié)點(diǎn)的電平與所述第二電平端的信號(hào)拉齊；或者在所述第二節(jié)點(diǎn)的控制下將所述第一節(jié)點(diǎn)的電平與所述第四電平端的信號(hào)拉齊；
[0008]所述第二節(jié)點(diǎn)控制單元連接所述第一電平端、所述第二電平端、第三電平端、所述第四電平端、第二時(shí)鐘信號(hào)端、第三時(shí)鐘信號(hào)端，所述第一節(jié)點(diǎn)和所述第二節(jié)點(diǎn)，用于在所述第一電平端、所述第二電平端、所述第二時(shí)鐘信號(hào)端和第三時(shí)鐘信號(hào)端的控制下將所述第二節(jié)點(diǎn)的電壓與所述第三電平端的信號(hào)拉齊；或者在所述第一節(jié)點(diǎn)的控制下將所述第二節(jié)點(diǎn)的電壓與所述第四電平端拉齊；
[0009]所述輸出單元連接輸出端、第一時(shí)鐘信號(hào)端、所述第一節(jié)點(diǎn)，所述第二節(jié)點(diǎn)和所述第四電平端，用于在所述第一節(jié)點(diǎn)的控制下將所述第一時(shí)鐘信號(hào)端的信號(hào)在所述輸出端輸出；或者在所述第二節(jié)點(diǎn)的控制下將所述輸出端的電平與所述第四電平端拉齊。
[0010]可選的，所述第一節(jié)點(diǎn)控制單元包括:
[0011]第一晶體管，所述第一晶體管的柵極連接所述第一輸入端，所述第一晶體管的源極連接所述第一電平端，所述第一晶體管的漏極連接所述第一節(jié)點(diǎn)，用于在所述第一輸入端的信號(hào)控制下將所述第一節(jié)點(diǎn)的電壓與所述第一電平端拉齊；
[0012]第二晶體管，所述第二晶體管的柵極連接所述第二輸入端，所述第二晶體管的源極連接所述第二電平端，所述第二晶體管的漏極連接所述第一節(jié)點(diǎn)，用于在所述第二輸入端的信號(hào)控制下將所述第一節(jié)點(diǎn)的電壓與所述第二電平端拉齊；
[0013]第六晶體管，所述第六晶體管的柵極連接所述第二節(jié)點(diǎn)，所述第六晶體管的源極連接所述第一節(jié)點(diǎn)，所述第六晶體管的漏極連接所述第四電平端，用于在所述第二節(jié)點(diǎn)的信號(hào)控制下將所述第一節(jié)點(diǎn)的電壓與所述第四電平端拉齊。
[0014]可選的，所述輸出單元包括:
[0015]第三晶體管，所述第三晶體管的柵極連接所述第一節(jié)點(diǎn)，所述第三晶體管的源極連接所述第一時(shí)鐘信號(hào)端，所述第二晶體管的漏極連接輸出端，用于在所述第一節(jié)點(diǎn)的控制下在所述輸出端輸出所述第一時(shí)鐘信號(hào)端的信號(hào)；
[0016]第四晶體管，所述第四晶體管的柵極連接所述第二節(jié)點(diǎn)，所述第四晶體管的源極連接所述輸出端，所述第四晶體管的漏極連接所述第四電平端，用于在所述第二節(jié)點(diǎn)的信號(hào)控制下將所述輸出端的電壓與所述第四電平端拉齊。
[0017]可選的，所述輸出單元還包括:
[0018]第二電容，所述第二電容的第一極連接所述第一節(jié)點(diǎn)，所述第二電容的第二極連接所述輸出端，用于存儲(chǔ)所述第一節(jié)點(diǎn)的電壓。
[0019]可選的，所述第二節(jié)點(diǎn)控制單元包括:
[0020]第五晶體管，所述第五晶體管的柵極連接所述第一節(jié)點(diǎn)，所述第五晶體管的源極連接所述第二節(jié)點(diǎn)，所述第五晶體管的漏極連接所述第四電平端，用于在所述第一節(jié)點(diǎn)的信號(hào)的控制下將所述第二節(jié)點(diǎn)的電壓與所述第四電平端拉齊；
[0021]第七晶體管，所述第七晶體管的柵極連接所述第二時(shí)鐘信號(hào)端，所述第七晶體管的源極連接所述第一電平端；
[0022]第八晶體管，所述第八晶體管的柵極連接所述第三時(shí)鐘信號(hào)端，所述第八晶體管的漏極連接所述第二電平端，所述第八晶體管的源極連接所述第七晶體管的漏極；
[0023]第九晶體管，所述第九晶體管的柵極連接所述第七晶體管的漏極，所述第九晶體管的源極連接所述第三電平端，所述第九晶體管的漏極連接所述第二節(jié)點(diǎn)；
[0024]其中所述第七晶體管用于將所述第九晶體管的柵極電壓與所述第一電壓端拉齊，所述第八晶體管用于將所述第九晶體管的柵極電壓與所述第二電壓端拉齊，所述第九晶體管用于在柵極電壓的控制下將所述第二節(jié)點(diǎn)的電壓與所述第三電平端拉齊。
[0025]可選的，所述第二節(jié)點(diǎn)控制單元包括:
[0026]第五晶體管，所述第五晶體管的柵極連接所述第一節(jié)點(diǎn)，所述第五晶體管的源極連接所述第二節(jié)點(diǎn)，所述第五晶體管的漏極連接所述第四電平端，用于在所述第一節(jié)點(diǎn)的信號(hào)的控制下將所述第二節(jié)點(diǎn)的電壓與所述第四電平端拉齊；
[0027]第七晶體管，所述第七晶體管的柵極連接所述第一電平端，所述第七晶體管的源極連接所述第二時(shí)鐘信號(hào)端；
[0028]第八晶體管，所述第八晶體管的柵極連接所述第二電平端，所述第八晶體管的漏極連接所述第三時(shí)鐘信號(hào)端，所述第八晶體管的源極連接所述第七晶體管的漏極；
[0029]第九晶體管，所述第九晶體管的柵極連接所述第七晶體管的漏極，所述第九晶體管的源極連接所述第三電平端，所述第九晶體管的漏極連接所述第二節(jié)點(diǎn)；
[0030]其中所述第七晶體管用于將所述第九晶體管的柵極電壓與所述第二時(shí)鐘信號(hào)端拉齊，所述第八晶體管用于將所述第九晶體管的柵極電壓與所述第三時(shí)鐘信號(hào)端拉齊，所述第九晶體管用于在柵極電壓的控制下將所述第二節(jié)點(diǎn)的電壓與所述第三電平端拉齊。
[0031]可選的，所述第二節(jié)點(diǎn)控制單元還包括:
[0032]第一電容，所述第一電容的第一極連接所述第二節(jié)點(diǎn)，所述第一電容的第二極連接所述第四電平端，所述第一電容用于保持第二節(jié)點(diǎn)的電壓。
[0033]第二方面，提供一種GOA單元的驅(qū)動(dòng)方法，包括:
[0034]第一階段，第一節(jié)點(diǎn)控制單元在第一輸入端的信號(hào)控制下，將第一節(jié)點(diǎn)的電壓與第一電平端拉齊；第二節(jié)點(diǎn)控制單元在第一節(jié)點(diǎn)的信號(hào)控制下將第二節(jié)點(diǎn)的電壓與第四電平端拉齊；
[0035]第二階段，輸出單元在所述第一節(jié)點(diǎn)的控制下將所述第一時(shí)鐘信號(hào)端的信號(hào)在所述輸出端輸出；第二節(jié)點(diǎn)控制單元在第一節(jié)點(diǎn)的信號(hào)控制下將第二節(jié)點(diǎn)的電壓與第四電平端拉齊;
[0036]第三階段，第二節(jié)點(diǎn)控制單元在第一電平端、第二電平端、第二時(shí)鐘信號(hào)端和第三時(shí)鐘信號(hào)端的控制下將第二節(jié)點(diǎn)的電壓與所述第三電平端的信號(hào)拉齊；所述第一節(jié)點(diǎn)控制單元用于在所述第二節(jié)點(diǎn)的控制下將所述第一節(jié)點(diǎn)的電平與所述第四電平端的信號(hào)拉齊；所述第一節(jié)點(diǎn)控制單元還用于在所述第二輸入端的信號(hào)控制下將所述第一節(jié)點(diǎn)的電平與所述第二電平端的信號(hào)拉齊；所述輸出單元用于在所述第二節(jié)點(diǎn)的控制下將所述輸出端的電平與所述第四電平端拉齊。
[0037]第三方面，提供一種GOA單元的驅(qū)動(dòng)方法，包括:
[0038]第一階段，第一節(jié)點(diǎn)控制單元在第二輸入端的信號(hào)控制下，將第一節(jié)點(diǎn)的電壓與第二電平端拉齊；第二節(jié)點(diǎn)控制單元在第一節(jié)點(diǎn)的信號(hào)控制下將第二節(jié)點(diǎn)的電壓與第四電平端拉齊；
[0039]第二階段，輸出單元在所述第一節(jié)點(diǎn)的控制下將所述第一時(shí)鐘信號(hào)端的信號(hào)在所述輸出端輸出；第二節(jié)點(diǎn)控制單元在第一節(jié)點(diǎn)的信號(hào)控制下將第二節(jié)點(diǎn)的電壓與第四電平端拉齊;
[0040]第三階段，第二節(jié)點(diǎn)控制單元在第一電平端、第二電平端、第二時(shí)鐘信號(hào)端和第三時(shí)鐘信號(hào)端的控制下將第二節(jié)點(diǎn)的電壓與所述第三電平端的信號(hào)拉齊；所述第一節(jié)點(diǎn)控制單元用于在所述第二節(jié)點(diǎn)的控制下將所述第一節(jié)點(diǎn)的電平與所述第四電平端的信號(hào)拉齊；所述第一節(jié)點(diǎn)控制單元還用于在所述第一輸入端的信號(hào)控制下將所述第一節(jié)點(diǎn)的電平與所述第一電平端的信號(hào)拉齊；所述輸出單元用于在所述第二節(jié)點(diǎn)的控制下將所述輸出端的電平與所述第四電平端拉齊。
[0041]第四方面，提供一種GOA電路，包括級(jí)聯(lián)的至少三級(jí)GOA單元，其中所述GOA單元為上述任一 GOA單元；
[0042]其中，除第一級(jí)GOA單元和最后一級(jí)GOA單元外，每一級(jí)GOA單元的輸出端連接上一級(jí)GOA單元的第二輸入端和下一級(jí)GOA單元的第一輸入端；
[0043]其中第一級(jí)GOA單元的輸出端連接下一級(jí)GOA單元的第一輸入端，所述最后一級(jí)GOA單元的輸出端連接上一級(jí)GOA單元的第二輸入端；
[0044]所述第一級(jí)GOA單元的第一輸入端輸入幀起始信號(hào)，或者所述最后一級(jí)GOA單元的第一輸入端輸入幀起始信號(hào)。
[0045]第五方面，提供一種顯示裝置，包括上述的GOA電路。
[0046]上述方案中，通過第一節(jié)點(diǎn)控制單元實(shí)現(xiàn)對(duì)第一節(jié)點(diǎn)電壓的控制,通過第二節(jié)點(diǎn)控制單元實(shí)現(xiàn)對(duì)第二節(jié)點(diǎn)電壓的控制，通過第一節(jié)點(diǎn)和第二節(jié)點(diǎn)對(duì)輸出單元的控制在輸出單元的輸出端輸出柵極驅(qū)動(dòng)信號(hào)，能夠在保證GOA性能的同時(shí)減少IC的使用量，從而降低生產(chǎn)成本。

【專利附圖】

【附圖說明】
[0047]為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0048]圖1為本發(fā)明的實(shí)施例提供的一種GOA電路的結(jié)構(gòu)示意圖；
[0049]圖2為本發(fā)明的實(shí)施例提供的如圖1所示的GOA電路的系統(tǒng)時(shí)鐘信號(hào)時(shí)序狀態(tài)示意圖；
[0050]圖3為本發(fā)明的實(shí)施例提供的一種GOA單元的結(jié)構(gòu)示意圖；
[0051]圖4為本發(fā)明的另一實(shí)施例提供的一種GOA單元的結(jié)構(gòu)示意圖；
[0052]圖5為本發(fā)明的又一實(shí)施例提供的一種GOA單元的結(jié)構(gòu)示意圖；
[0053]圖6為本發(fā)明的再一實(shí)施例提供的一種GOA單元的結(jié)構(gòu)示意圖；
[0054]圖7為本發(fā)明的另一實(shí)施例提供的一種GOA單元的結(jié)構(gòu)示意圖；
[0055]圖8為本發(fā)明的實(shí)施例提供的一種GOA單元的驅(qū)動(dòng)信號(hào)的時(shí)序狀態(tài)示意圖；
[0056]圖9為本發(fā)明的又一實(shí)施例提供的一種GOA單元的結(jié)構(gòu)示意圖；
[0057]圖10為本發(fā)明的再一實(shí)施例提供的一種GOA單元的結(jié)構(gòu)示意圖；
[0058]圖11為本發(fā)明的另一實(shí)施例提供的一種GOA單元的結(jié)構(gòu)示意圖；
[0059]圖12為本發(fā)明的又一實(shí)施例提供的一種GOA單元的結(jié)構(gòu)示意圖；
[0060]圖13為本發(fā)明的實(shí)施例提供的一種GOA單元的驅(qū)動(dòng)方法流程示意圖；
[0061]圖14本發(fā)明的另一實(shí)施例提供的一種GOA單元的驅(qū)動(dòng)方法流程示意圖。

【具體實(shí)施方式】
[0062]下面結(jié)合附圖對(duì)本發(fā)明實(shí)施例提供的圖像放大方法及裝置進(jìn)行詳細(xì)描述，其中用相同的附圖標(biāo)記指示本文中的相同元件。在下面的描述中，為便于解釋，給出了大量具體細(xì)節(jié)，以便提供對(duì)一個(gè)或多個(gè)實(shí)施例的全面理解。然而，很明顯，也可以不用這些具體細(xì)節(jié)來實(shí)現(xiàn)所述實(shí)施例。在其它例子中，以方框圖形式示出公知結(jié)構(gòu)和設(shè)備，以便于描述一個(gè)或多個(gè)實(shí)施例。
[0063]本發(fā)明所有實(shí)施例中采用的開關(guān)晶體管和驅(qū)動(dòng)晶體管均可以為薄膜晶體管或場(chǎng)效應(yīng)管或其他特性相同的器件，由于這里采用的開關(guān)晶體管的源極、漏極是對(duì)稱的，所以其源極、漏極是可以互換的。在本發(fā)明實(shí)施例中，為區(qū)分晶體管除柵極之外的兩極，將其中一極稱為源極，另一極稱為漏極。按附圖中的形態(tài)規(guī)定開關(guān)晶體管的中間端為柵極、信號(hào)輸入端為漏極、輸出端為源極。此外本發(fā)明實(shí)施例所采用的開關(guān)晶體管包括P型開關(guān)晶體管和N型開關(guān)晶體管兩種，其中，P型開關(guān)晶體管在柵極為低電平時(shí)導(dǎo)通，在柵極為高電平時(shí)截止，N型開關(guān)晶體管為在柵極為高電平時(shí)導(dǎo)通，在柵極為低電平時(shí)截止；驅(qū)動(dòng)晶體管包括P型和N型，其中P型驅(qū)動(dòng)晶體管在柵極電壓為低電平(柵極電壓小于源極電壓)，且柵極源極的壓差的絕對(duì)值大于閾值電壓時(shí)處于放大狀態(tài)或飽和狀態(tài)；其中N型驅(qū)動(dòng)晶體管的柵極電壓為高電平(柵極電壓大于源極電壓)，且柵極源極的壓差的絕對(duì)值大于閾值電壓時(shí)處于放大狀態(tài)或飽和狀態(tài)。
[0064]具體的，本發(fā)明的實(shí)施例提供一種GOA電路，包括級(jí)聯(lián)的至少三級(jí)GOA單元；
[0065]其中，除第一級(jí)GOA單元和最后一級(jí)GOA單元外，每一級(jí)GOA單元的輸出端連接上一級(jí)GOA單元的第二輸入端和下一級(jí)GOA單元的第一輸入端；其中第一級(jí)GOA單元的輸出端連接下一級(jí)GOA單元的第一輸入端，所述最后一級(jí)GOA單元的輸出端連接上一級(jí)GOA單元的第二輸入端；所述第一級(jí)GOA單元的第一輸入端輸入幀起始信號(hào)，或者所述最后一級(jí)GOA單兀的第一輸入端輸入巾貞起始信號(hào)。
[0066]如圖1所示，該GOA電路包括若干個(gè)級(jí)聯(lián)的GOA單元，其中GOA單元SRl的輸出端OUTPUT連接一條柵線OGl ；G0A單元SRl的輸出端OUTPUT同時(shí)連接GOA單元SR2的第一輸入端IN ；G0A單元SR2的輸出端連接GOA單元SRl的第二輸入端INPUT ；G0A單元SR2的輸出端OUTPUT連接下一級(jí)GOA單元SR3的第一輸入端IN，同時(shí)連接一條柵線0G2，其他的移位寄存器單元依照此方法連接。
[0067]每個(gè)GOA單元都有一個(gè)第一時(shí)鐘信號(hào)端CLK1、一個(gè)第二時(shí)鐘信號(hào)端CLK2，一個(gè)第三時(shí)鐘信號(hào)端CLK3及四個(gè)電平輸入端:第一電平端CN、第二電平端CNB、第三電平端VGH和第四電平端VGL;參照?qǐng)D1所示，通過四個(gè)系統(tǒng)時(shí)鐘信號(hào)Clockl-4向每個(gè)GOA單元的三個(gè)時(shí)鐘信號(hào)端CLK1-3提供時(shí)鐘信號(hào)，其中SRl的CKl輸入第一時(shí)鐘信號(hào)Clockl，SRl的CK2輸入第二時(shí)鐘信號(hào)Clock2，SRl的CK3輸入第四時(shí)鐘信號(hào)Clock4 ；SR2的CKl輸入第二時(shí)鐘信號(hào)Clock2，SR2的CK2輸入第三時(shí)鐘信號(hào)Clock3，SR2的CK3輸入第一時(shí)鐘信號(hào)Clockl ；SR3的CKl輸入第三時(shí)鐘信號(hào)Clock3，SR3的CK2輸入第四時(shí)鐘信號(hào)Clock4，SR3的CK3輸入第二時(shí)鐘信號(hào)Clock2 ；SR4的CKl輸入第四時(shí)鐘信號(hào)Clock4，SR4的CK2輸入第一時(shí)鐘信號(hào)Clockl，SR4的CK3輸入第二時(shí)鐘信號(hào)Clock2 ；以后每4個(gè)連續(xù)的GOA單元如此循環(huán)，這里不再贅述。
[0068]其中系統(tǒng)時(shí)鐘信號(hào)的時(shí)序狀態(tài)參照?qǐng)D2所示，Clockl-4波形相同，Clockl-4為占空比1:3的時(shí)鐘信號(hào)，Clockl-4中的每個(gè)周期均包含一個(gè)單脈沖，其中Clockl的脈沖上升沿比Clock2的脈沖上升沿提前一個(gè)單脈沖寬度；Clock2的脈沖上升沿比Clock3的脈沖上升沿提前一個(gè)單脈沖寬度；Clock3的脈沖上升沿比Clock4的脈沖上升沿提前一個(gè)單脈沖寬度，以上均所述的各個(gè)脈沖均以相同脈沖寬度為例進(jìn)行說明。
[0069]在本實(shí)施例提供的GOA電路可以實(shí)現(xiàn)雙向掃描，在正向掃描時(shí)，第一個(gè)GOA單元為SRl,則GOA單兀SRl的第一輸入端IN輸入一個(gè)激活脈沖信號(hào),可選的如巾貞起始信號(hào)STV,參照?qǐng)D2所示，同時(shí)示出了 STV單脈沖信號(hào)與系統(tǒng)時(shí)鐘的關(guān)系，其中STV單脈沖信號(hào)的上升沿與系統(tǒng)時(shí)鐘Clock3的第一脈沖上升沿同步，此時(shí)最后一個(gè)GOA單元SRn的第二輸入端INPUT閑置；在反向掃描時(shí)，則在最后一個(gè)GOA單元SRn的第二輸入端INPUT輸入一個(gè)激活脈沖信號(hào)，此時(shí)GOA單兀SRl的第一輸入端IN閑置。
[0070]進(jìn)一步的，本發(fā)明的實(shí)施例提供了上述GOA電路采用的GOA單元，參照?qǐng)D3所示，本發(fā)明的實(shí)施例提供一種GOA單元，包括第一節(jié)點(diǎn)控制單元31，第二節(jié)點(diǎn)控制單元32和輸出單元33 ；
[0071]其中，所述第一節(jié)點(diǎn)控制單元連接第一輸入端IN、第二輸入端INPUT、第一電平端CN、第二電平端CNB、第一節(jié)點(diǎn)PU、第二節(jié)點(diǎn)H)和第四電平端VGL，用于在第一輸入端IN的信號(hào)控制下將第一節(jié)點(diǎn)PU的電平與所述第一電平端CN的信號(hào)拉齊；或者，在所述第二輸入端INPUT的信號(hào)控制下將所述第一節(jié)點(diǎn)的電平與所述第二電平端CNB的信號(hào)拉齊；或者在所述第二節(jié)點(diǎn)ro的控制下將所述第一節(jié)點(diǎn)的電平與所述第四電平端VGL的信號(hào)拉齊；
[0072]所述第二節(jié)點(diǎn)H)控制單元連接所述第一電平端CN、所述第二電平端CNB、第三電平端VGH、所述第四電平端VGL、第二時(shí)鐘信號(hào)端CK2、第三時(shí)鐘信號(hào)端CK3，所述第一節(jié)點(diǎn)PU和所述第二節(jié)點(diǎn)H)，用于在所述第一電平端CN、所述第二電平端CNB、所述第二時(shí)鐘信號(hào)端CK2和第三時(shí)鐘信號(hào)端CK3的控制下將所述第二節(jié)點(diǎn)H)的電壓與所述第三電平端VGH的信號(hào)拉齊；或者在所述第一節(jié)點(diǎn)PU的控制下將所述第二節(jié)點(diǎn)ro的電壓與所述第四電平端VGL拉齊；
[0073]所述輸出單元連接輸出端OUTPUT、第一時(shí)鐘信號(hào)端CK1、所述第一節(jié)點(diǎn)PU，所述第二節(jié)點(diǎn)ro和所述第四電平端VGL，用于在所述第一節(jié)點(diǎn)PU的控制下將所述第一時(shí)鐘信號(hào)端CKi的信號(hào)在所述輸出端output輸出；或者在所述第二節(jié)點(diǎn)ro的控制下將所述輸出端OUTPUT的電平與所述第四電平端VGL拉齊。
[0074]上述方案中，通過第一節(jié)點(diǎn)控制單元實(shí)現(xiàn)對(duì)第一節(jié)點(diǎn)PU電壓的控制，通過第二節(jié)點(diǎn)ro控制單元實(shí)現(xiàn)對(duì)第二節(jié)點(diǎn)ro電壓的控制，通過第一節(jié)點(diǎn)I3U和第二節(jié)點(diǎn)ro對(duì)輸出單元的控制在輸出單元的輸出端OUTPUT輸出柵極驅(qū)動(dòng)信號(hào)，能夠在保證GOA性能的同時(shí)減少IC的使用量，從而降低生產(chǎn)成本。
[0075]參照?qǐng)D4所示，對(duì)本發(fā)明的實(shí)施例提供的GOA單元的內(nèi)部器件的連接關(guān)系進(jìn)行詳述。
[0076]具體的，所述第一節(jié)點(diǎn)控制單元31包括:
[0077]第一晶體管Tl，所述第一晶體管Tl的柵極連接所述第一輸入端IN，所述第一晶體管Tl的源極連接所述第一電平端CN，所述第一晶體管Tl的漏極連接所述第一節(jié)點(diǎn)PU，用于在所述第一輸入端IN的信號(hào)控制下將所述第一節(jié)點(diǎn)的電壓與所述第一電平端CN拉齊；
[0078]第二晶體管T2，所述第二晶體管T2的柵極連接所述第二輸入端INPUT，所述第二晶體管T2的源極連接所述第二電平端CNB，所述第二晶體管T2的漏極連接所述第一節(jié)點(diǎn)PU，用于在所述第二輸入端INPUT的信號(hào)控制下將所述第一節(jié)點(diǎn)的電壓與所述第二電平端CNB拉齊；
[0079]第六晶體管T6，所述第六晶體管T6的柵極連接所述第二節(jié)點(diǎn)PD，所述第六晶體管T6的源極連接所述第一節(jié)點(diǎn)PU，所述第六晶體管T6的漏極連接所述第四電平端VGL，用于在所述第二節(jié)點(diǎn)H)的信號(hào)控制下將所述第一節(jié)點(diǎn)的電壓與所述第四電平端VGL拉齊。
[0080]所述輸出單元33包括:
[0081 ] 第三晶體管T3，所述第三晶體管T3的柵極連接所述第一節(jié)點(diǎn)PU，所述第三晶體管T3的源極連接所述第一時(shí)鐘信號(hào)端CK1，所述第二晶體管T2的漏極連接輸出端OUTPUT，用于在所述第一節(jié)點(diǎn)PU的控制下在所述輸出端OUTPUT輸出所述第一時(shí)鐘信號(hào)端CKl的信號(hào);
[0082]第四晶體管T4，所述第四晶體管T4的柵極連接所述第二節(jié)點(diǎn)PD，所述第四晶體管T4的源極連接所述輸出端OUTPUT，所述第四晶體管T4的漏極連接所述第四電平端VGL，用于在所述第二節(jié)點(diǎn)ro的信號(hào)控制下將所述輸出端OUTPUT的電壓與所述第四電平端VGL拉齊。
[0083]可選的，參照?qǐng)D5所示，所述輸出單元33還包括:
[0084]第二電容C2，所述第二電容C2的第一極連接所述第一節(jié)點(diǎn)I3U,所述第二電容C2的第二極連接所述輸出端OUTPUT，用于存儲(chǔ)所述第一節(jié)點(diǎn)PU的電壓。
[0085]參照?qǐng)D4或5所示,所述第二節(jié)點(diǎn)控制單元32包括:
[0086]第五晶體管T5，所述第五晶體管T5的柵極連接所述第一節(jié)點(diǎn)PU，所述第五晶體管T5的源極連接所述第二節(jié)點(diǎn)ro，所述第五晶體管T5的漏極連接所述第四電平端VGL，用于在所述第一節(jié)點(diǎn)PU的信號(hào)的控制下將所述第二節(jié)點(diǎn)ro的電壓與所述第四電平端VGL拉齊；
[0087]第七晶體管T7，所述第七晶體管T7的柵極連接所述第二時(shí)鐘信號(hào)端CK2，所述第七晶體管T7的源極連接所述第一電平端CN ；
[0088]第八晶體管T8，所述第八晶體管T8的柵極連接所述第三時(shí)鐘信號(hào)端CK3，所述第八晶體管T8的漏極連接所述第二電平端CNB，所述第八晶體管T8的源極連接所述第七晶體管T7的漏極；
[0089]第九晶體管T9，所述第九晶體管T9的柵極連接所述第七晶體管T7的漏極，所述第九晶體管T9的源極連接所述第三電平端VGH，所述第九晶體管T9的漏極連接所述第二節(jié)點(diǎn)PD ；
[0090]其中所述第七晶體管T7用于將所述第九晶體管T9的柵極電壓與所述第一電壓端CN拉齊，所述第八晶體管T8用于將所述第九晶體管T9的柵極電壓與所述第二電壓端CNB拉齊，所述第九晶體管T9用于在柵極電壓的控制下將所述第二節(jié)點(diǎn)H)的電壓與所述第三電平端VGH拉齊。
[0091]可選的參照?qǐng)D6所示，所述第二節(jié)點(diǎn)控制單元32還包括:
[0092]第一電容Cl，所述第一電容Cl的第一極連接所述第二節(jié)點(diǎn)H)，所述第一電容Cl的第二極連接所述第四電平端VGL，所述第一電容Cl用于保持第二節(jié)點(diǎn)ro的電壓。
[0093]當(dāng)然參照?qǐng)D7所示，提供的實(shí)施方式中，GOA單元也可同時(shí)包含Cl和C2兩個(gè)電容。其中圖4-7提供的GOA單元均包含9個(gè)晶體管，相對(duì)于現(xiàn)有技術(shù)的12T1C(12個(gè)晶體管I個(gè)電容的結(jié)構(gòu))，明顯減少晶體管的數(shù)量，從而節(jié)約生產(chǎn)成本。
[0094]結(jié)合圖8所示的時(shí)序信號(hào)狀態(tài)圖，對(duì)本發(fā)明的實(shí)施例提供的圖7所示的GOA單元的驅(qū)動(dòng)方法進(jìn)行說明，其中CKl輸入Clockl、CK2輸入Clock2、CK3輸入Clock4，以所有晶體管為高電平導(dǎo)通為例進(jìn)行說明，CN和CNB為控制正反掃描的信號(hào)；CN為高電平且CNB為低電平時(shí)GOA單元為正向掃描，CN為低電平且CNB為高電平時(shí)GOA單元為反向掃描，VGL為負(fù)的低電平，VGH為正的高電平。
[0095]以下以正向掃描為例說明，圖8為相應(yīng)的信號(hào)時(shí)序；正向掃描時(shí)，CN為高電平，CNB為低電平。
[0096]在第一階段“a”時(shí)刻，IN為高電平，Clock2為低電平、Clock4為高電平，Tl導(dǎo)通，CN通過Tl給C2充電，PU變?yōu)楦唠娖剑琓5導(dǎo)通將H)節(jié)點(diǎn)拉至低電平；T8導(dǎo)通，CNB為低電平控制T9截止；
[0097]在第二階段“b”時(shí)刻，IN為低電平，Clockl為高電平，Clock4為低電平，Tl截止，T3導(dǎo)通，由于C2的自舉作用(Self Boost)PU的電平進(jìn)一步提高，Output輸出Clockl的高電平，此時(shí)T5繼續(xù)導(dǎo)通，PD保持低電平，Output輸出Clockl的高電平；
[0098]在第三階段“c”時(shí)刻，Clock2為高電平，Clockl為低電平，T7導(dǎo)通，CN通過T7給T9柵極充電使得T9導(dǎo)通，VGH通過T9給Cl充電，H)拉高為高電平控制T4和T6同時(shí)導(dǎo)通給C2放電，同時(shí)INPUT為高電平，T2導(dǎo)通給C2放電，OUTPUT被拉低為低電平。
[0099]其中電容Cl的作用是在OUTPUT輸出之后保持高電位，如果沒有Cl (如圖3所示)，依靠晶體管的寄生電容也可以維持ro的高電平，由于有Cl的存在可以大大降低ro節(jié)點(diǎn)處的噪聲；同理，該電路也可同樣依靠晶體管T3的寄生電容維持ro節(jié)點(diǎn)的電平，而不設(shè)置電容C2。以上是以正向掃描為例進(jìn)行說明，反向掃描時(shí)僅是將CN調(diào)整為低電平且將CNB調(diào)整為高電平，原理類似不再贅述。
[0100]或者，可選的，參照?qǐng)D9-12所示，本發(fā)明的實(shí)施例提供的另一種GOA單元，包括第一節(jié)點(diǎn)控制單元31，第二節(jié)點(diǎn)控制單元32和輸出單元33 ；
[0101]其中，第一節(jié)點(diǎn)控制單元31，第二節(jié)點(diǎn)控制單元32和輸出單元33;第一節(jié)點(diǎn)控制單元31，包括三個(gè)晶體管T1、T2和T6，其中T1、T2和T6的連接關(guān)系參照?qǐng)D4_7對(duì)應(yīng)的實(shí)施例相同，這里不再贅述。輸出單元33，包括晶體管Τ3和Τ4，其中Τ1、Τ2和Τ6的連接關(guān)系參照?qǐng)D4-7對(duì)應(yīng)的實(shí)施例相同，這里不再贅述，可選的，輸出單元33，還可以包括第二電容C2，與圖5和7對(duì)應(yīng)的實(shí)施例相同，不再贅述。
[0102]所述第二節(jié)點(diǎn)控制單元32包括:
[0103]第五晶體管Τ5，所述第五晶體管Τ5的柵極連接所述第一節(jié)點(diǎn)PU，所述第五晶體管Τ5的源極連接所述第二節(jié)點(diǎn)ro，所述第五晶體管T5的漏極連接所述第四電平端VGL，用于在所述第一節(jié)點(diǎn)PU的信號(hào)的控制下將所述第二節(jié)點(diǎn)ro的電壓與所述第四電平端VGL拉齊；
[0104]第七晶體管T7，所述第七晶體管T7的柵極連接所述第二時(shí)鐘信號(hào)端CK2，所述第七晶體管T7的源極連接所述第一電平端CN ；
[0105]第八晶體管T8，所述第八晶體管T8的柵極連接所述第三時(shí)鐘信號(hào)端CK3，所述第八晶體管T8的漏極連接所述第二電平端CNB，所述第八晶體管T8的源極連接所述第七晶體管T7的漏極；
[0106]第九晶體管T9，所述第九晶體管T9的柵極連接所述第七晶體管T7的漏極，所述第九晶體管T9的源極連接所述第三電平端VGH，所述第九晶體管T9的漏極連接所述第二節(jié)點(diǎn)PD ；
[0107]其中所述第七晶體管T7用于將所述第九晶體管T9的柵極電壓與所述第二時(shí)鐘信號(hào)端CK2拉齊，所述第八晶體管T8用于將所述第九晶體管T9的柵極電壓與所述第三時(shí)鐘信號(hào)端CK3拉齊，所述第九晶體管T9用于在柵極電壓的控制下將所述第二節(jié)點(diǎn)ro的電壓與所述第三電平端VGH拉齊。
[0108]可選的，參照?qǐng)D11、12所示第二節(jié)點(diǎn)控制單元32還包括第一電容Cl，所述第一電容Cl的第一極連接所述第二節(jié)點(diǎn)ro，所述第一電容Cl的第二極連接所述第四電平端VGL，所述第一電容Cl用于保持第二節(jié)點(diǎn)ro的電壓。
[0109]當(dāng)然參照?qǐng)D12所示，提供的實(shí)施方式中，GOA單元也可同時(shí)包含Cl和C2兩個(gè)電容。其中圖9-12提供的GOA單元均包含9個(gè)晶體管，相對(duì)于現(xiàn)有技術(shù)的12T1C(12個(gè)晶體管I個(gè)電容的結(jié)構(gòu))，明顯減少晶體管的數(shù)量，從而節(jié)約生產(chǎn)成本。
[0110]結(jié)合圖8所示的時(shí)序信號(hào)狀態(tài)圖，對(duì)本發(fā)明的實(shí)施例提供的圖12所示的GOA單元的驅(qū)動(dòng)方法進(jìn)行說明，其中CKl輸入Clockl、CK2輸入Clock2、CK3輸入Clock4，以所有晶體管為高電平導(dǎo)通為例進(jìn)行說明，CN和CNB為控制正反掃描的信號(hào)；CN為高電平且CNB為低電平時(shí)GOA單元為正向掃描，CN為低電平且CNB為高電平時(shí)GOA單元為反向掃描，VGL為負(fù)的低電平，VGH為正的高電平。
[0111]以下以正向掃描為例說明，圖8為相應(yīng)的信號(hào)時(shí)序；正向掃描時(shí)，CN為高電平，CNB為低電平。
[0112]在第一階段“a”，IN為高電平，Clock2為低電平、Clock4為高電平，Tl導(dǎo)通，CN通過Tl給C2充電，PU變?yōu)楦唠娖?，T5導(dǎo)通將H)節(jié)點(diǎn)拉至低電平；T8截止，Τ7導(dǎo)通，Clock2為低電平控制T9截止；
[0113]在第二階段“b”時(shí)刻，IN為低電平，Clockl為高電平，Clock4為低電平，Tl截止，T3導(dǎo)通，由于C2的自舉作用(Self Boost)PU的電平進(jìn)一步提高，Output輸出Clockl的高電平，此時(shí)T5繼續(xù)導(dǎo)通，H)保持低電平，Output輸出Clockl的高電平，T7導(dǎo)通，Clock2為低電平控制T9截止；
[0114]在第三階段“c”時(shí)刻，Clock2為高電平，Clockl為低電平，T7導(dǎo)通，Clock2為高電平通過T7給T9柵極充電使得T9導(dǎo)通，VGH通過T9給Cl充電，H)拉高為高電平控制T4和T6同時(shí)導(dǎo)通給C2放電，同時(shí)INPUT為高電平，T2導(dǎo)通給C2放電，OUTPUT被拉低為低電平。
[0115]與圖4-7所示的GOA單元的工作原理有區(qū)別的是，圖9_12所示的GOA單元中T7在三個(gè)階段中均處于導(dǎo)通狀態(tài)，T8在三個(gè)階段中均處于截止?fàn)顟B(tài)。
[0116]其中電容Cl的作用是在OUTPUT輸出之后保持高電位，如果沒有Cl (如圖3所示)，依靠晶體管的寄生電容也可以維持ro的高電平，由于有Cl的存在可以大大降低ro節(jié)點(diǎn)處的噪聲；同理，該電路也可同樣依靠晶體管T3的寄生電容維持ro節(jié)點(diǎn)的電平，而不設(shè)置電容C2。以上是以正向掃描為例進(jìn)行說明，反向掃描時(shí)僅是將CN調(diào)整為低電平且將CNB調(diào)整為高電平，此時(shí)圖9-12所示的GOA單元中T8在三個(gè)階段中均處于導(dǎo)通狀態(tài)，T7在三個(gè)階段中均處于截止?fàn)顟B(tài)，GOA單元其他部分的工作原理與上述實(shí)施例類似不再贅述。
[0117]本發(fā)明的實(shí)施例對(duì)各個(gè)開關(guān)晶體管的類型不做限制，上述實(shí)施例中是以所有晶體管均為高電平導(dǎo)通為例進(jìn)行說明，在調(diào)整晶體管的類型時(shí)只需要相應(yīng)的調(diào)整對(duì)應(yīng)的信號(hào)線或信號(hào)線施加的電平信號(hào)即可，當(dāng)然這里以能夠?qū)崿F(xiàn)本發(fā)明實(shí)施例提供的GOA單元的驅(qū)動(dòng)方法為準(zhǔn)，本領(lǐng)域技術(shù)人員在本發(fā)明實(shí)施例提供的GOA單元和驅(qū)動(dòng)方法的基礎(chǔ)上可輕易想到并實(shí)現(xiàn)的任一組合均在本發(fā)明的保護(hù)范圍內(nèi)。
[0118]如圖13所示，本發(fā)明的實(shí)施例還提供了上述GOA單元的驅(qū)動(dòng)方法，該驅(qū)動(dòng)方法應(yīng)用于正向掃描過程，包括如下步驟:
[0119]801、第一階段，第一節(jié)點(diǎn)控制單元在第一輸入端的信號(hào)控制下，將第一節(jié)點(diǎn)的電壓與第一電平端拉齊；第二節(jié)點(diǎn)控制單元在第一節(jié)點(diǎn)的信號(hào)控制下將第二節(jié)點(diǎn)的電壓與第四電平端拉齊；
[0120]802、第二階段，輸出單元在所述第一節(jié)點(diǎn)的控制下將所述第一時(shí)鐘信號(hào)端的信號(hào)在所述輸出端輸出；第二節(jié)點(diǎn)控制單元在第一節(jié)點(diǎn)的信號(hào)控制下將第二節(jié)點(diǎn)的電壓與第四電平端拉齊；
[0121]803、第三階段，第二節(jié)點(diǎn)控制單元在第一電平端、第二電平端、第二時(shí)鐘信號(hào)端和第三時(shí)鐘信號(hào)端的控制下將第二節(jié)點(diǎn)的電壓與所述第三電平端的信號(hào)拉齊；所述第一節(jié)點(diǎn)控制單元用于在所述第二節(jié)點(diǎn)的控制下將所述第一節(jié)點(diǎn)的電平與所述第四電平端的信號(hào)拉齊；所述第一節(jié)點(diǎn)控制單元還用于在所述第二輸入端的信號(hào)控制下將所述第一節(jié)點(diǎn)的電平與所述第二電平端的信號(hào)拉齊；所述輸出單元用于在所述第二節(jié)點(diǎn)的控制下將所述輸出端的電平與所述第四電平端拉齊。
[0122]上述方案中，通過第一節(jié)點(diǎn)控制單元實(shí)現(xiàn)對(duì)第一節(jié)點(diǎn)電壓的控制,通過第二節(jié)點(diǎn)控制單元實(shí)現(xiàn)對(duì)第二節(jié)點(diǎn)電壓的控制，通過第一節(jié)點(diǎn)和第二節(jié)點(diǎn)對(duì)輸出單元的控制在輸出單元的輸出端輸出柵極驅(qū)動(dòng)信號(hào)，能夠在保證GOA性能的同時(shí)減少IC的使用量，從而降低生產(chǎn)成本。
[0123]其中可選的，所述第一節(jié)點(diǎn)控制單元包括:第一晶體管、第二晶體管、第六晶體管；
[0124]其中所述方法還包括:
[0125]在步驟801中，在所述第一階段，所述第一晶體管為導(dǎo)通狀態(tài)，所述第二晶體管為截止?fàn)顟B(tài)；所述第六晶體管截止?fàn)顟B(tài)；
[0126]在步驟802中，在所述第二階段，所述第一晶體管為截止?fàn)顟B(tài)，所述第二晶體管為截止?fàn)顟B(tài)；所述第六晶體管截止?fàn)顟B(tài)；
[0127]在步驟803中，在所述第三階段，所述第一晶體管為截止?fàn)顟B(tài)，所述第二晶體管為導(dǎo)通狀態(tài)；所述第六晶體管導(dǎo)通狀態(tài)。
[0128]可選的，所述輸出單元包括:第三晶體管和第四晶體管；
[0129]其中所述方法還包括:
[0130]在步驟801中，在所述第一階段，所述第三晶體管為截止?fàn)顟B(tài)，所述第四晶體管為截止?fàn)顟B(tài)；
[0131]在步驟802中，在所述第二階段，所述第三晶體管為導(dǎo)通狀態(tài)，所述第四晶體管為截止?fàn)顟B(tài)；
[0132]在步驟803中，在所述第三階段，所述第三晶體管為截止?fàn)顟B(tài)，所述第四晶體管為導(dǎo)通狀態(tài)。
[0133]可選的，所述輸出單元包括:第五晶體管、第七晶體管、第八晶體管和第九晶體管；需要說明的是，第五晶體管、第七晶體管、第八晶體管和第九晶體管的連接關(guān)系為上述圖4-7對(duì)應(yīng)的實(shí)施例所述的任一 GOA單元中的連接方式；
[0134]其中，所述方法還包括:
[0135]在步驟801中，在所述第一階段，所述第五晶體管為導(dǎo)通狀態(tài)，所述第七晶體管為截止?fàn)顟B(tài)，所述第八晶體管為導(dǎo)通狀態(tài)，所述第九晶體管的截止?fàn)顟B(tài)；
[0136]在步驟802中，在所述第二階段，所述第五晶體管為導(dǎo)通狀態(tài)，所述第七晶體管為截止?fàn)顟B(tài)，所述第八晶體管為截止?fàn)顟B(tài)，所述第九晶體管的截止?fàn)顟B(tài)；
[0137]在步驟803中，在所述第三階段，所述第五晶體管為截止?fàn)顟B(tài)，所述第七晶體管為導(dǎo)通狀態(tài)，所述第八晶體管為截止?fàn)顟B(tài)，所述第九晶體管的導(dǎo)通狀態(tài)。
[0138]可選的，所述輸出單元包括:第五晶體管、第七晶體管、第八晶體管和第九晶體管；需要說明的是，第五晶體管、第七晶體管、第八晶體管和第九晶體管的連接關(guān)系為上述圖9-12對(duì)應(yīng)的實(shí)施例所述的任一 GOA單元中的連接方式；
[0139]所述方法還包括:
[0140]在步驟801中，在所述第一階段，所述第五晶體管為導(dǎo)通狀態(tài)，所述第七晶體管為導(dǎo)通狀態(tài)，所述第八晶體管為截止?fàn)顟B(tài)，所述第九晶體管的截止?fàn)顟B(tài)；
[0141]在步驟802中，在所述第二階段，所述第五晶體管為導(dǎo)通狀態(tài)，所述第七晶體管為導(dǎo)通狀態(tài)，所述第八晶體管為截止?fàn)顟B(tài)，所述第九晶體管的截止?fàn)顟B(tài)；
[0142]在步驟803中，在所述第三階段，所述第五晶體管為截止?fàn)顟B(tài)，所述第七晶體管為導(dǎo)通狀態(tài)，所述第八晶體管為截止?fàn)顟B(tài)，所述第九晶體管的導(dǎo)通狀態(tài)。
[0143]如圖14所示，本發(fā)明的實(shí)施例還提供了上述GOA單元的驅(qū)動(dòng)方法，該驅(qū)動(dòng)方法應(yīng)用于反向掃描過程，包括如下步驟:
[0144]901、第一階段，第一節(jié)點(diǎn)控制單元在第二輸入端的信號(hào)控制下，將第一節(jié)點(diǎn)的電壓與第二電平端拉齊；第二節(jié)點(diǎn)控制單元在第一節(jié)點(diǎn)的信號(hào)控制下將第二節(jié)點(diǎn)的電壓與第四電平端拉齊；
[0145]902、第二階段，輸出單元在所述第一節(jié)點(diǎn)的控制下將所述第一時(shí)鐘信號(hào)端的信號(hào)在所述輸出端輸出；第二節(jié)點(diǎn)控制單元在第一節(jié)點(diǎn)的信號(hào)控制下將第二節(jié)點(diǎn)的電壓與第四電平端拉齊；
[0146]903、第三階段，第二節(jié)點(diǎn)控制單元在第一電平端、第二電平端、第二時(shí)鐘信號(hào)端和第三時(shí)鐘信號(hào)端的控制下將第二節(jié)點(diǎn)的電壓與所述第三電平端的信號(hào)拉齊；所述第一節(jié)點(diǎn)控制單元用于在所述第二節(jié)點(diǎn)的控制下將所述第一節(jié)點(diǎn)的電平與所述第四電平端的信號(hào)拉齊；所述第一節(jié)點(diǎn)控制單元還用于在所述第一輸入端的信號(hào)控制下將所述第一節(jié)點(diǎn)的電平與所述第一電平端的信號(hào)拉齊；所述輸出單元用于在所述第二節(jié)點(diǎn)的控制下將所述輸出端的電平與所述第四電平端拉齊。
[0147]上述方案中，通過第一節(jié)點(diǎn)控制單元實(shí)現(xiàn)對(duì)第一節(jié)點(diǎn)電壓的控制,通過第二節(jié)點(diǎn)控制單元實(shí)現(xiàn)對(duì)第二節(jié)點(diǎn)電壓的控制，通過第一節(jié)點(diǎn)和第二節(jié)點(diǎn)對(duì)輸出單元的控制在輸出單元的輸出端輸出柵極驅(qū)動(dòng)信號(hào)，能夠在保證GOA性能的同時(shí)減少IC的使用量，從而降低生產(chǎn)成本。
[0148]可選的，所述第一節(jié)點(diǎn)控制單元包括:第一晶體管、第二晶體管、第六晶體管；
[0149]所述方法還包括:
[0150]在步驟901中，在所述第一階段，所述第一晶體管為截止?fàn)顟B(tài)，所述第二晶體管為導(dǎo)通狀態(tài)；所述第六晶體管截止?fàn)顟B(tài)；
[0151]在步驟902中，在所述第二階段，所述第一晶體管為截止?fàn)顟B(tài)，所述第二晶體管為截止?fàn)顟B(tài)；所述第六晶體管截止?fàn)顟B(tài)；
[0152]在步驟903中，在所述第三階段，所述第一晶體管為導(dǎo)通狀態(tài)，所述第二晶體管為截止?fàn)顟B(tài)；所述第六晶體管導(dǎo)通狀態(tài)。
[0153]可選的，所述輸出單元包括:第三晶體管和第四晶體管；
[0154]所述方法還包括:
[0155]在步驟901中，在所述第一階段，所述第三晶體管為截止?fàn)顟B(tài)，所述第四晶體管為截止?fàn)顟B(tài)；
[0156]在步驟902中，在所述第二階段，所述第三晶體管為導(dǎo)通狀態(tài)，所述第四晶體管為截止?fàn)顟B(tài)；
[0157]在步驟903中，在所述第三階段，所述第三晶體管為截止?fàn)顟B(tài)，所述第四晶體管為導(dǎo)通狀態(tài)。
[0158]可選的，所述輸出單元包括:第五晶體管、第七晶體管、第八晶體管和第九晶體管；需要說明的是，第五晶體管、第七晶體管、第八晶體管和第九晶體管的連接關(guān)系為上述圖4-7對(duì)應(yīng)的實(shí)施例所述的任一 GOA單元中的連接方式；
[0159]所述方法還包括:
[0160]在步驟901中，在所述第一階段，所述第五晶體管為導(dǎo)通狀態(tài)，所述第七晶體管為截止?fàn)顟B(tài)，所述第八晶體管為導(dǎo)通狀態(tài)，所述第九晶體管的截止?fàn)顟B(tài)；
[0161]在步驟902中，在所述第二階段，所述第五晶體管為導(dǎo)通狀態(tài)，所述第七晶體管為截止?fàn)顟B(tài)，所述第八晶體管為截止?fàn)顟B(tài)，所述第九晶體管的截止?fàn)顟B(tài)；
[0162]在步驟903中，在所述第三階段，所述第五晶體管為截止?fàn)顟B(tài)，所述第七晶體管為導(dǎo)通狀態(tài)，所述第八晶體管為截止?fàn)顟B(tài)，所述第九晶體管的導(dǎo)通狀態(tài)。
[0163]可選的，所述輸出單元包括:第五晶體管、第七晶體管、第八晶體管和第九晶體管；需要說明的是，第五晶體管、第七晶體管、第八晶體管和第九晶體管的連接關(guān)系為上述圖9-12對(duì)應(yīng)的實(shí)施例所述的任一 GOA單元中的連接方式；
[0164]所述方法還包括:
[0165]在步驟901中，在所述第一階段，所述第五晶體管為導(dǎo)通狀態(tài)，所述第七晶體管為截止?fàn)顟B(tài)，所述第八晶體管為導(dǎo)通狀態(tài)，所述第九晶體管的截止?fàn)顟B(tài)；
[0166]在步驟902中，在所述第二階段，所述第五晶體管為導(dǎo)通狀態(tài)，所述第七晶體管為截止?fàn)顟B(tài)，所述第八晶體管為導(dǎo)通狀態(tài)，所述第九晶體管的截止?fàn)顟B(tài)；
[0167]在步驟903中，在所述第三階段，所述第五晶體管為截止?fàn)顟B(tài)，所述第七晶體管為截止?fàn)顟B(tài)，所述第八晶體管為導(dǎo)通狀態(tài)，所述第九晶體管的導(dǎo)通狀態(tài)。
[0168]本發(fā)明的實(shí)施例提供一種顯示裝置，包括:上述的任一顯示電路。其中，顯示電路，包括像素單元、第一柵極驅(qū)動(dòng)單元和第二柵極驅(qū)動(dòng)單元。該顯示裝置可以為電子紙、手機(jī)、電視、數(shù)碼相框等等顯示設(shè)備。
[0169]以上所述，僅為本發(fā)明的【具體實(shí)施方式】，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本【技術(shù)領(lǐng)域】的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)所述以權(quán)利要求的保護(hù)范圍為準(zhǔn)。
【權(quán)利要求】
1.一種GOA單元，其特征在于，包括第一節(jié)點(diǎn)控制單元，第二節(jié)點(diǎn)控制單元和輸出單元; 其中，所述第一節(jié)點(diǎn)控制單元連接第一輸入端、第二輸入端、第一電平端、第二電平端、第一節(jié)點(diǎn)、第二節(jié)點(diǎn)和第四電平端，用于在第一輸入端的信號(hào)控制下將第一節(jié)點(diǎn)的電平與所述第一電平端的信號(hào)拉齊；或者，在所述第二輸入端的信號(hào)控制下將所述第一節(jié)點(diǎn)的電平與所述第二電平端的信號(hào)拉齊；或者在所述第二節(jié)點(diǎn)的控制下將所述第一節(jié)點(diǎn)的電平與所述第四電平端的信號(hào)拉齊； 所述第二節(jié)點(diǎn)控制單元連接所述第一電平端、所述第二電平端、第三電平端、所述第四電平端、第二時(shí)鐘信號(hào)端、第三時(shí)鐘信號(hào)端，所述第一節(jié)點(diǎn)和所述第二節(jié)點(diǎn)，用于在所述第一電平端、所述第二電平端、所述第二時(shí)鐘信號(hào)端和第三時(shí)鐘信號(hào)端的控制下將所述第二節(jié)點(diǎn)的電壓與所述第三電平端的信號(hào)拉齊；或者在所述第一節(jié)點(diǎn)的控制下將所述第二節(jié)點(diǎn)的電壓與所述第四電平端拉齊； 所述輸出單元連接輸出端、第一時(shí)鐘信號(hào)端、所述第一節(jié)點(diǎn)，所述第二節(jié)點(diǎn)和所述第四電平端，用于在所述第一節(jié)點(diǎn)的控制下將所述第一時(shí)鐘信號(hào)端的信號(hào)在所述輸出端輸出；或者在所述第二節(jié)點(diǎn)的控制下將所述輸出端的電平與所述第四電平端拉齊。
2.根據(jù)權(quán)利要求1所述的GOA單元，其特征在于，所述第一節(jié)點(diǎn)控制單元包括: 第一晶體管，所述第一晶體管的柵極連接所述第一輸入端，所述第一晶體管的源極連接所述第一電平端，所述第一晶體管的漏極連接所述第一節(jié)點(diǎn)，用于在所述第一輸入端的信號(hào)控制下將所述第一節(jié)點(diǎn)的電壓與所述第一電平端拉齊； 第二晶體管，所述第二晶體管的柵極連接所述第二輸入端，所述第二晶體管的源極連接所述第二電平端，所述第二晶體管的漏極連接所述第一節(jié)點(diǎn)，用于在所述第二輸入端的信號(hào)控制下將所述第一節(jié)點(diǎn)的電壓與所述第二電平端拉齊； 第六晶體管，所述第六晶體管的柵極連接所述第二節(jié)點(diǎn)，所述第六晶體管的源極連接所述第一節(jié)點(diǎn)，所述第六晶體管的漏極連接所述第四電平端，用于在所述第二節(jié)點(diǎn)的信號(hào)控制下將所述第一節(jié)點(diǎn)的電壓與所述第四電平端拉齊。
3.根據(jù)權(quán)利要求1所述的GOA單元，其特征在于，所述輸出單元包括: 第三晶體管，所述第三晶體管的柵極連接所述第一節(jié)點(diǎn)，所述第三晶體管的源極連接所述第一時(shí)鐘信號(hào)端，所述第二晶體管的漏極連接輸出端，用于在所述第一節(jié)點(diǎn)的控制下在所述輸出端輸出所述第一時(shí)鐘信號(hào)端的信號(hào)； 第四晶體管，所述第四晶體管的柵極連接所述第二節(jié)點(diǎn)，所述第四晶體管的源極連接所述輸出端，所述第四晶體管的漏極連接所述第四電平端，用于在所述第二節(jié)點(diǎn)的信號(hào)控制下將所述輸出端的電壓與所述第四電平端拉齊。
4.根據(jù)權(quán)利要求3所述的GOA單元，其特征在于，所述輸出單元還包括: 第二電容，所述第二電容的第一極連接所述第一節(jié)點(diǎn)，所述第二電容的第二極連接所述輸出端，用于存儲(chǔ)所述第一節(jié)點(diǎn)的電壓。
5.根據(jù)權(quán)利要求1所述的GOA單元，其特征在于，所述第二節(jié)點(diǎn)控制單元包括: 第五晶體管，所述第五晶體管的柵極連接所述第一節(jié)點(diǎn)，所述第五晶體管的源極連接所述第二節(jié)點(diǎn)，所述第五晶體管的漏極連接所述第四電平端，用于在所述第一節(jié)點(diǎn)的信號(hào)的控制下將所述第二節(jié)點(diǎn)的電壓與所述第四電平端拉齊； 第七晶體管，所述第七晶體管的柵極連接所述第二時(shí)鐘信號(hào)端，所述第七晶體管的源極連接所述第一電平端； 第八晶體管，所述第八晶體管的柵極連接所述第三時(shí)鐘信號(hào)端，所述第八晶體管的漏極連接所述第二電平端，所述第八晶體管的源極連接所述第七晶體管的漏極； 第九晶體管，所述第九晶體管的柵極連接所述第七晶體管的漏極，所述第九晶體管的源極連接所述第三電平端，所述第九晶體管的漏極連接所述第二節(jié)點(diǎn)； 其中所述第七晶體管用于將所述第九晶體管的柵極電壓與所述第一電壓端拉齊，所述第八晶體管用于將所述第九晶體管的柵極電壓與所述第二電壓端拉齊，所述第九晶體管用于在柵極電壓的控制下將所述第二節(jié)點(diǎn)的電壓與所述第三電平端拉齊。
6.根據(jù)權(quán)利要求1所述的GOA單元，其特征在于，所述第二節(jié)點(diǎn)控制單元包括: 第五晶體管，所述第五晶體管的柵極連接所述第一節(jié)點(diǎn)，所述第五晶體管的源極連接所述第二節(jié)點(diǎn)，所述第五晶體管的漏極連接所述第四電平端，用于在所述第一節(jié)點(diǎn)的信號(hào)的控制下將所述第二節(jié)點(diǎn)的電壓與所述第四電平端拉齊； 第七晶體管，所述第七晶體管的柵極連接所述第一電平端，所述第七晶體管的源極連接所述第二時(shí)鐘信號(hào)端； 第八晶體管，所述第八晶體管的柵極連接所述第二電平端，所述第八晶體管的漏極連接所述第三時(shí)鐘信號(hào)端，所述第八晶體管的源極連接所述第七晶體管的漏極； 第九晶體管，所述第九晶體管的柵極連接所述第七晶體管的漏極，所述第九晶體管的源極連接所述第三電平端，所述第九晶體管的漏極連接所述第二節(jié)點(diǎn)； 其中所述第七晶體管用于將所述第九晶體管的柵極電壓與所述第二時(shí)鐘信號(hào)端拉齊，所述第八晶體管用于將所述第九晶體管的柵極電壓與所述第三時(shí)鐘信號(hào)端拉齊，所述第九晶體管用于在柵極電壓的控制下將所述第二節(jié)點(diǎn)的電壓與所述第三電平端拉齊。
7.根據(jù)權(quán)利要求5或6所述的GOA單元，其特征在于，所述第二節(jié)點(diǎn)控制單元還包括: 第一電容，所述第一電容的第一極連接所述第二節(jié)點(diǎn)，所述第一電容的第二極連接所述第四電平端，所述第一電容用于保持第二節(jié)點(diǎn)的電壓。
8.—種GOA單元的驅(qū)動(dòng)方法，其特征在于，包括: 第一階段，第一節(jié)點(diǎn)控制單元在第一輸入端的信號(hào)控制下，將第一節(jié)點(diǎn)的電壓與第一電平端拉齊；第二節(jié)點(diǎn)控制單元在第一節(jié)點(diǎn)的信號(hào)控制下將第二節(jié)點(diǎn)的電壓與第四電平端拉齊； 第二階段，輸出單元在所述第一節(jié)點(diǎn)的控制下將所述第一時(shí)鐘信號(hào)端的信號(hào)在所述輸出端輸出；第二節(jié)點(diǎn)控制單元在第一節(jié)點(diǎn)的信號(hào)控制下將第二節(jié)點(diǎn)的電壓與第四電平端拉齊； 第三階段，第二節(jié)點(diǎn)控制單元在第一電平端、第二電平端、第二時(shí)鐘信號(hào)端和第三時(shí)鐘信號(hào)端的控制下將第二節(jié)點(diǎn)的電壓與所述第三電平端的信號(hào)拉齊；所述第一節(jié)點(diǎn)控制單元用于在所述第二節(jié)點(diǎn)的控制下將所述第一節(jié)點(diǎn)的電平與所述第四電平端的信號(hào)拉齊；所述第一節(jié)點(diǎn)控制單元還用于在所述第二輸入端的信號(hào)控制下將所述第一節(jié)點(diǎn)的電平與所述第二電平端的信號(hào)拉齊；所述輸出單元用于在所述第二節(jié)點(diǎn)的控制下將所述輸出端的電平與所述第四電平端拉齊。
9.一種GOA單元的驅(qū)動(dòng)方法，其特征在于，包括: 第一階段，第一節(jié)點(diǎn)控制單元在第二輸入端的信號(hào)控制下，將第一節(jié)點(diǎn)的電壓與第二電平端拉齊；第二節(jié)點(diǎn)控制單元在第一節(jié)點(diǎn)的信號(hào)控制下將第二節(jié)點(diǎn)的電壓與第四電平端拉齊； 第二階段，輸出單元在所述第一節(jié)點(diǎn)的控制下將所述第一時(shí)鐘信號(hào)端的信號(hào)在所述輸出端輸出；第二節(jié)點(diǎn)控制單元在第一節(jié)點(diǎn)的信號(hào)控制下將第二節(jié)點(diǎn)的電壓與第四電平端拉齊； 第三階段，第二節(jié)點(diǎn)控制單元在第一電平端、第二電平端、第二時(shí)鐘信號(hào)端和第三時(shí)鐘信號(hào)端的控制下將第二節(jié)點(diǎn)的電壓與所述第三電平端的信號(hào)拉齊；所述第一節(jié)點(diǎn)控制單元用于在所述第二節(jié)點(diǎn)的控制下將所述第一節(jié)點(diǎn)的電平與所述第四電平端的信號(hào)拉齊；所述第一節(jié)點(diǎn)控制單元還用于在所述第一輸入端的信號(hào)控制下將所述第一節(jié)點(diǎn)的電平與所述第一電平端的信號(hào)拉齊；所述輸出單元用于在所述第二節(jié)點(diǎn)的控制下將所述輸出端的電平與所述第四電平端拉齊。
10.一種GOA電路，其特征在于，包括級(jí)聯(lián)的至少三級(jí)GOA單元，其中所述GOA單元為上述權(quán)利要求1-6任一項(xiàng)所述的GOA單元； 其中，除第一級(jí)GOA單元和最后一級(jí)GOA單元外，每一級(jí)GOA單元的輸出端連接上一級(jí)GOA單元的第二輸入端和下一級(jí)GOA單元的第一輸入端； 其中第一級(jí)GOA單元的輸出端連接下一級(jí)GOA單元的第一輸入端，所述最后一級(jí)GOA單元的輸出端連接上一級(jí)GOA單元的第二輸入端； 所述第一級(jí)GOA單元的第一輸入端輸入幀起始信號(hào)，或者所述最后一級(jí)GOA單元的第一輸入端輸入巾貞起始信號(hào)。
11.一種顯示裝置，其特征在于，包括權(quán)利要求10所述的GOA電路。
【文檔編號(hào)】G09G3/20GK104318886SQ201410602347
【公開日】2015年1月28日 申請(qǐng)日期:2014年10月31日 優(yōu)先權(quán)日:2014年10月31日
【發(fā)明者】李付強(qiáng), 胡理科 申請(qǐng)人:京東方科技集團(tuán)股份有限公司, 鄂爾多斯市源盛光電有限責(zé)任公司