具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路的制作方法
【專利摘要】本發(fā)明提供一種具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路，包括：級(jí)聯(lián)的多個(gè)GOA單元，該第N級(jí)GOA單元包括：上拉控制模塊、上拉模塊、下傳模塊、第一下拉模塊、自舉電容模塊、及下拉維持模塊；該上拉模塊、第一下拉模塊、自舉電容模塊、下拉維持電路分別與第N級(jí)柵極信號(hào)點(diǎn)Q(N)和該第N級(jí)水平掃描線G(N)電性連接，該上拉控制模塊與下傳模塊分別與該第N級(jí)柵極信號(hào)點(diǎn)Q(N)電性連接，該下拉維持模塊輸入直流低電壓VSS；該下拉維持模塊采用第一下拉維持模塊與第二下拉維持模塊交替工作構(gòu)成。本發(fā)明通過(guò)設(shè)計(jì)具有自我補(bǔ)償功能的下拉維持模塊來(lái)提高柵極驅(qū)動(dòng)電路長(zhǎng)期操作的可靠性，降低閾值電壓漂移對(duì)柵極驅(qū)動(dòng)電路運(yùn)作的影響。
【專利說(shuō)明】
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及液晶【技術(shù)領(lǐng)域】，尤其涉及一種具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路。 具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路

【背景技術(shù)】
[0002] GOA (Gate Driver on Array,陣列基板行驅(qū)動(dòng)）技術(shù)是將作為柵極開(kāi)關(guān)電路的 TFT (Thin Film Transistor,薄膜場(chǎng)效應(yīng)晶體管）集成于陣列基板上，從而省掉原先設(shè)置 在陣列基板外的柵極驅(qū)動(dòng)集成電路部分，從材料成本和工藝步驟兩個(gè)方面來(lái)降低產(chǎn)品的成 本。G0A 技術(shù)是目前 TFT-LCD (Thin Film Transistor-Liquid Crystal Display，薄膜場(chǎng)效應(yīng) 晶體管液晶顯示器）【技術(shù)領(lǐng)域】常用的一種柵極驅(qū)動(dòng)電路技術(shù)，其制作工藝簡(jiǎn)單，具有良好 的應(yīng)用前景。G0A電路的功能主要包括：利用上一行柵線輸出的高電平信號(hào)對(duì)移位寄存器 單元中的電容充電，以使本行柵線輸出高電平信號(hào)，再利用下一行柵線輸出的高電平信號(hào) 實(shí)現(xiàn)復(fù)位。
[0003] 請(qǐng)參閱圖1，圖1為目前常采用的柵極驅(qū)動(dòng)電路架構(gòu)示意圖。包括：級(jí)聯(lián)的多個(gè)G0A 單元，按照第N級(jí)G0A單元控制對(duì)顯示區(qū)域第N級(jí)水平掃描線G (N)充電，該第N級(jí)G0A單元 包括上拉控制模塊1'、上拉模塊2'、下傳模塊3'、第一下拉模塊4'（Key pull-down part)、 自舉電容模塊5'、及下拉維持模塊6'（Pull-down holding part)。所述上拉模塊2'、第一 下拉模塊4'、自舉電容模塊5'、下拉維持電路6'分別與第N級(jí)柵極信號(hào)點(diǎn)Q(N)和該第N 級(jí)水平掃描線G(N)電性連接，所述上拉控制模塊Γ與下傳模塊3'分別與該第N級(jí)柵極信 號(hào)點(diǎn)Q(N)電性連接，所述下拉維持模塊6'輸入直流低電壓VSS。
[0004] 所述上拉控制模塊Γ包括第一薄膜晶體管ΤΓ，其柵極輸入來(lái)自第N-1級(jí)G0A單 元的下傳信號(hào)ST(N-l)，漏極電性連接于第N-1級(jí)水平掃描線G(N-l)，源極電性連接于該 第N級(jí)柵極信號(hào)點(diǎn)Q(N);所述上拉模塊2'包括第二薄膜晶體管T2'，其柵極電性連接該第 N級(jí)柵極信號(hào)點(diǎn)Q(N)，漏極輸入第一高頻時(shí)鐘信號(hào)CK或第二高頻時(shí)鐘信號(hào)XCK，源極電性 連接于第N級(jí)水平掃描線G(N);所述下傳模塊3'包括第三薄膜晶體管T3'，其柵極電性連 接該第N級(jí)柵極信號(hào)點(diǎn)Q (N)，漏極輸入第一高頻時(shí)鐘信號(hào)CK或第二高頻時(shí)鐘信號(hào)XCK，源 極輸出第N級(jí)下傳信號(hào)ST(N);所述第一下拉模塊4'包括第四薄膜晶體管T4'，其柵極電 性連接第N+1級(jí)水平掃描線G (N+1)，漏極電性連接于第N級(jí)水平掃描線G (N)，源極輸入直 流低電壓VSS ;第五薄膜晶體管T5'，其柵極電性連接第N+1級(jí)水平掃描線G(N+1)，漏極電 性連接于該第N級(jí)柵極信號(hào)點(diǎn)Q(N)，源極輸入直流低電壓VSS ;所述自舉電容模塊5'包括 自舉電容Cb' ；所述下拉維持模塊6'包括：第六薄膜晶體管T6'，其柵極電性連接第一電路 點(diǎn)P (N) '，漏極電性連接第N級(jí)水平掃描線G (N)，源極輸入直流低電壓VSS ;第七薄膜晶體 管T7 '，其柵極電性連接第一電路點(diǎn)P (N) '，漏極電性連接該第N級(jí)柵極信號(hào)點(diǎn)Q (N)，源極輸 入直流低電壓VSS ;第八薄膜晶體管T8'，其柵極電性連接第二電路點(diǎn)K (N) '，漏極電性連接 第N級(jí)水平掃描線G(N)，源極輸入直流低電壓VSS ;第九薄膜晶體管T9'，其柵極電性連接 第二電路點(diǎn)K(N) '，漏極電性連接該第N級(jí)柵極信號(hào)點(diǎn)Q(N)，源極輸入直流低電壓VSS ;第 十薄膜晶體管T10'，其柵極輸入第一低頻時(shí)鐘信號(hào)LC1，漏極輸入第一低頻時(shí)鐘信號(hào)LC1， 源極電性連接第一電路點(diǎn)P(N) '；第十一薄膜晶體管Τ1Γ，其柵極輸入第二低頻時(shí)鐘信號(hào) LC2,漏極輸入第一低頻時(shí)鐘信號(hào)LC1，源極電性連接第一電路點(diǎn)P(N) ' ；第十二薄膜晶體管 T12'，其柵極輸入第二低頻時(shí)鐘信號(hào)LC2,漏極輸入第二低頻時(shí)鐘信號(hào)LC2,源極電性連接 第二電路點(diǎn)K(N) ' ；第十三薄膜晶體管T13'，其柵極輸入第一低頻時(shí)鐘信號(hào)LC1，漏極輸入 第二低頻時(shí)鐘信號(hào)LC2,源極電性連接第二電路點(diǎn)K(N) ' ；第十四薄膜晶體管T14'，其柵極 電性連接該第N級(jí)柵極信號(hào)點(diǎn)Q (N)，漏極電性連接第一電路點(diǎn)P (N) '，源極輸入直流低電壓 VSS ;第十五薄膜晶體管T15'，其柵極電性連接該第N級(jí)柵極信號(hào)點(diǎn)Q(N)，漏極電性連接第 二電路點(diǎn)K(N) '，源極輸入直流低電壓VSS ;其中，第六薄膜晶體管T6'與第八薄膜晶體管 T8'負(fù)責(zé)非作用期間維持第N級(jí)水平掃描線G(N)的低電位，第七薄膜晶體管T7'與第九薄 膜晶體管T9'負(fù)責(zé)非作用期間維持第N級(jí)柵極信號(hào)點(diǎn)Q(N)的低電位。
[0005] 從整個(gè)電路架構(gòu)上來(lái)看，下拉維持模塊6'處于較長(zhǎng)的工作狀態(tài)，也就是第一電路 點(diǎn)P(N) '與第二電路點(diǎn)K(N) '會(huì)長(zhǎng)時(shí)間處于一個(gè)正向的高電位狀態(tài)，這樣電路中受到電壓 應(yīng)力作用（Stress)最嚴(yán)重的幾個(gè)元件就是薄膜晶體管T6'、T7'、T8'、T9'。隨著柵極驅(qū)動(dòng) 電路工作時(shí)間的增加，薄膜晶體管Τ6'、Τ7'、Τ8'、T9'的閾值電壓Vth會(huì)逐漸增加，開(kāi)態(tài)電 流會(huì)逐漸降低，這就會(huì)導(dǎo)致第N級(jí)水平掃描線G(N)和第N級(jí)柵極信號(hào)點(diǎn)Q(N)無(wú)法很好地 維持在一個(gè)穩(wěn)定的低電位狀態(tài)，這也是影響柵極驅(qū)動(dòng)電路可靠性最重要的因素。
[0006] 對(duì)于非晶硅薄膜晶體管柵極驅(qū)動(dòng)電路而言，下拉維持模塊是必不可少的，通?？?以設(shè)計(jì)為一組下拉維持模塊，或者兩組交替作用的下拉維持模塊。設(shè)計(jì)成兩組下拉維持模 塊主要目的就是為了減輕下拉維持模塊中第一電路點(diǎn)P(N) '與第二電路點(diǎn)K(N) '控制的薄 膜晶體管了6'、了7'、了8'、了9'受到的電壓應(yīng)力作用。但是實(shí)際量測(cè)發(fā)現(xiàn)，即使設(shè)計(jì)成兩組下 拉維持模塊，薄膜晶體管T6'、T7'、T8'、T9'這四顆薄膜晶體管依然是整個(gè)柵極驅(qū)動(dòng)電路電 路中受到電壓應(yīng)力最嚴(yán)重的部分，也就是說(shuō)薄膜晶體管的閾值電壓（Vth)漂移最大。
[0007] 請(qǐng)參閱圖2a，為閾值電壓漂移前后薄膜晶體管整體電流對(duì)數(shù)與電壓曲線關(guān)系變化 示意圖，其中，實(shí)線是未發(fā)生閾值電壓漂移的電流對(duì)數(shù)與電壓關(guān)系曲線，虛線是閾值電壓漂 移后的電流對(duì)數(shù)與電壓關(guān)系曲線。由圖2a可知，在同一柵源極電壓Vgs下，未發(fā)生閾值電 壓漂移的電流對(duì)數(shù)Log(Ids)大于閾值電壓漂移后的電流對(duì)數(shù)。請(qǐng)參閱圖2b，為閾值電壓漂 移前后薄膜晶體管整體電流與電壓曲線關(guān)系變化示意圖。由圖2b可知，在同一漏源極電流 Ids下，未發(fā)生閾值電壓漂移的柵極電壓Vgl小于閾值電壓漂移后的柵極電壓Vg2,即閾值 電壓漂移后，想要達(dá)到同等的漏源極電流Ids，需要更大的柵極電壓。
[0008] 由圖2a與圖2b可以看出，閾值電壓Vth往正向漂移會(huì)導(dǎo)致薄膜晶體管的開(kāi)態(tài)電 流Ion逐漸降低，隨著閾值電壓Vth的增加，薄膜晶體管的開(kāi)態(tài)電流Ion會(huì)持續(xù)降低，那么， 對(duì)于電路而言，就無(wú)法很好地維持第N級(jí)柵極信號(hào)點(diǎn)Q(N)與第N級(jí)水平掃描線G(N)電位 的穩(wěn)定，這樣就會(huì)導(dǎo)致液晶顯示器畫(huà)面顯示的異常。
[0009] 如上所述，柵極驅(qū)動(dòng)電路中最容易失效的元件就是下拉維持模塊的薄膜晶體管 T6'、T7'、T8'、T9'，因此，為了提高柵極驅(qū)動(dòng)電路和液晶顯示面板的可靠性必須要解決這個(gè) 問(wèn)題。通常設(shè)計(jì)上的做法是增加這四顆薄膜晶體管的尺寸，但是，增加薄膜晶體管尺寸的同 時(shí)也會(huì)增加薄膜晶體管工作的關(guān)態(tài)漏電流，無(wú)法從本質(zhì)上解決問(wèn)題。


【發(fā)明內(nèi)容】

[0010] 本發(fā)明的目的在于提供一種具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路，通過(guò)具有自我補(bǔ) 償功能的下拉維持模塊來(lái)提高柵極驅(qū)動(dòng)電路長(zhǎng)期操作的可靠性，降低閾值電壓漂移對(duì)柵極 驅(qū)動(dòng)電路運(yùn)作的影響。
[0011] 為實(shí)現(xiàn)上述目的，本發(fā)明提供一種具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路，包括：級(jí)聯(lián) 的多個(gè)G0A單元，按照第N級(jí)G0A單元控制對(duì)顯示區(qū)域第N級(jí)水平掃描線G (N)充電，該第 N級(jí)G0A單元包括：上拉控制模塊、上拉模塊、下傳模塊、第一下拉模塊、自舉電容模塊、及下 拉維持模塊；所述上拉模塊、第一下拉模塊、自舉電容模塊、下拉維持電路分別與第N級(jí)柵 極信號(hào)點(diǎn)Q(N)和該第N級(jí)水平掃描線G(N)電性連接，所述上拉控制模塊與下傳模塊分別 與該第N級(jí)柵極信號(hào)點(diǎn)Q (N)電性連接，所述下拉維持模塊輸入直流低電壓VSS ;
[0012] 所述下拉維持模塊采用第一下拉維持模塊與第二下拉維持模塊交替工作構(gòu)成；
[0013] 所述第一下拉維持模塊包括：第一薄膜晶體管T1，其柵極電性連接第一電路點(diǎn) P (N)，漏極電性連接第N級(jí)水平掃描線G(N)，源極輸入直流低電壓VSS ;第二薄膜晶體管 T2,其柵極電性連接第一電路點(diǎn)P (N)，漏極電性連接第N級(jí)柵極信號(hào)點(diǎn)Q (N)，源極輸入直流 低電壓VSS ;第三薄膜晶體管T3,其柵極電性連接第一低頻時(shí)鐘信號(hào)LC1或第一高頻時(shí)鐘 信號(hào)CK，漏極電性連接第一低頻時(shí)鐘信號(hào)LC1或第一高頻時(shí)鐘信號(hào)CK，源極電性連接第二 電路點(diǎn)S(N);第四薄膜晶體管T4,其柵極電性連接第N級(jí)柵極信號(hào)點(diǎn)Q(N)，漏極電性連接 第二電路點(diǎn)S (N)，源極輸入直流低電壓VSS ;第五薄膜晶體管T5,其柵極電性連接第N-1級(jí) 柵極信號(hào)點(diǎn)Q (N-1)，漏極電性連接第一電路點(diǎn)P (N)，源極輸入直流低電壓VSS ;第六薄膜晶 體管T6,其柵極電性連接第N+1級(jí)水平掃描線G(N+1)，漏極電性連接第一電路點(diǎn)P(N)，源 極電性連接第N級(jí)柵極信號(hào)點(diǎn)Q(N);第七薄膜晶體管T7,其柵極電性連接第二低頻時(shí)鐘信 號(hào)LC2或第二高頻時(shí)鐘信號(hào)XCK，漏極電性連接第一低頻時(shí)鐘信號(hào)LC1或第一高頻時(shí)鐘信號(hào) CK，源極電性連接第二電路點(diǎn)S(N);第一電容Cstl，其上極板電性連接第二電路點(diǎn)S(N)，下 極板電性連接第一電路點(diǎn)P(N);
[0014] 所述第二下拉維持模塊包括：第八薄膜晶體管T8,其柵極電性連接第三電路點(diǎn) K(N)，漏極電性連接第N級(jí)水平掃描線G(N)，源極輸入直流低電壓VSS ;第九薄膜晶體管 T9，其柵極電性連接第三電路點(diǎn)K (N)，漏極電性連接第N級(jí)柵極信號(hào)點(diǎn)Q (N)，源極輸入直流 低電壓VSS ;第十薄膜晶體管T10,其柵極電性連接第二低頻時(shí)鐘信號(hào)LC2或第二高頻時(shí)鐘 信號(hào)XCK，漏極電性連接第二低頻時(shí)鐘信號(hào)LC2或第二高頻時(shí)鐘信號(hào)XCK，源極電性連接第 四電路點(diǎn)T (N);第十一薄膜晶體管T11，其柵極電性連接第N級(jí)柵極信號(hào)點(diǎn)Q (N)，漏極電性 連接第四電路點(diǎn)T (N)，源極輸入直流低電壓VSS ;第十二薄膜晶體管T12,其柵極電性連接 第N-1級(jí)柵極信號(hào)點(diǎn)Q(N-l)，漏極電性連接第三電路點(diǎn)K(N)，源極輸入直流低電壓VSS ;第 十三薄膜晶體管T13,其柵極電性連接第N+1級(jí)水平掃描線G (N+1)，漏極電性連接第三電路 點(diǎn)K (N)，源極電性連接第N級(jí)柵極信號(hào)點(diǎn)Q (N);第十四薄膜晶體管T14,其柵極電性連接第 一低頻時(shí)鐘信號(hào)LC1或第一高頻時(shí)鐘信號(hào)CK，漏極電性連接第二低頻時(shí)鐘信號(hào)LC2或第二 高頻時(shí)鐘信號(hào)XCK，源極電性連接第四電路點(diǎn)T(N);第二電容Cst2,其上極板電性連接第四 電路點(diǎn)T (N)，下極板電性連接第三電路點(diǎn)K (N)。
[0015] 所述上拉控制模塊包括第十五薄膜晶體管T15,其柵極輸入來(lái)自第N-ι級(jí)G0A單元 的下傳信號(hào)ST (N-1)，漏極電性連接于第N-ι級(jí)水平掃描線G (N-1)，源極電性連接于該第N 級(jí)柵極信號(hào)點(diǎn)Q (N);所述上拉模塊包括第十六薄膜晶體管T16,其柵極電性連接該第N級(jí)柵 極信號(hào)點(diǎn)Q(N)，漏極輸入第一高頻時(shí)鐘信號(hào)CK或第二高頻時(shí)鐘信號(hào)XCK，源極電性連接于 第N級(jí)水平掃描線G (N);所述下傳模塊包括第十七薄膜晶體管T17,其柵極電性連接該第N 級(jí)柵極信號(hào)點(diǎn)Q(N)，漏極輸入第一高頻時(shí)鐘信號(hào)CK或第二高頻時(shí)鐘信號(hào)XCK，源極輸出第 N級(jí)下傳信號(hào)ST(N);所述第一下拉模塊包括第十八薄膜晶體管T18,其柵極電性連接第N+2 級(jí)水平掃描線G (N+2)，漏極電性連接于第N級(jí)水平掃描線G (N)，源極輸入直流低電壓VSS ; 第十九薄膜晶體管T19,其柵極電性連接第N+2級(jí)水平掃描線G (N+2)，漏極電性連接于該第 N級(jí)柵極信號(hào)點(diǎn)Q (N)，源極輸入直流低電壓VSS ;所述自舉電容模塊包括自舉電容Cb。
[0016] 所述柵極驅(qū)動(dòng)電路的第一級(jí)連接關(guān)系中，第五薄膜晶體管T5的柵極電性連接于 電路啟動(dòng)信號(hào)STV ;第十二薄膜晶體管T12的柵極電性連接于電路啟動(dòng)信號(hào)STV ;第十五薄 膜晶體管T15的柵極和漏極均電性連接于電路啟動(dòng)信號(hào)STV。
[0017] 所述柵極驅(qū)動(dòng)電路的最后一級(jí)連接關(guān)系中，第六薄膜晶體管T6的柵極電性連接 于電路啟動(dòng)信號(hào)STV ;第十三薄膜晶體管T13的柵極電性連接于電路啟動(dòng)信號(hào)STV ;第十八 薄膜晶體管T18的柵極電性連接于第二級(jí)水平掃描線G(2);第十九薄膜晶體管T19的柵極 電性連接于第二級(jí)水平掃描線G (2)。
[0018] 所述第一下拉維持模塊還包括：第三電容Cst3,其上極板電性連接第一電路點(diǎn) P (N)，下極板輸入直流低電壓VSS ;所述第一下拉維持模塊與第二下拉維持模塊的電路架 構(gòu)相同。
[0019] 所述第一下拉維持模塊還包括：第二十薄膜晶體管T20,其柵極電性連接第N+1級(jí) 水平掃描線G (N+1)，漏極電性連接第二電路點(diǎn)S (N)，源極輸入直流低電壓VSS ;所述第一下 拉維持模塊與第二下拉維持模塊的電路架構(gòu)相同。
[0020] 所述第一下拉維持模塊還包括：第三電容Cst3,其上極板電性連接第一電路點(diǎn) P (N)，下極板輸入直流低電壓VSS ;第二十薄膜晶體管T20,其柵極電性連接第N+1級(jí)水平掃 描線G (N+1)，漏極電性連接第二電路點(diǎn)S (N)，源極輸入直流低電壓VSS ;所述第一下拉維持 模塊與第二下拉維持模塊的電路架構(gòu)相同。
[0021] 所述第一高頻時(shí)鐘信號(hào)CK與第二高頻時(shí)鐘信號(hào)XCK是兩個(gè)相位完全相反的高頻 時(shí)鐘信號(hào)源；所述第一低頻時(shí)鐘信號(hào)LC1與第二低頻時(shí)鐘信號(hào)LC2是兩個(gè)相位完全相反的 低頻信號(hào)源。
[0022] 所述第一下拉模塊中第十八薄膜晶體管T18的柵極與第十九薄膜晶體管T19的柵 極均電性連接第N+2級(jí)水平掃描線G (N+2)，主要為了實(shí)現(xiàn)第N級(jí)柵極信號(hào)點(diǎn)Q (N)電位呈三 個(gè)階段，第一階段是上升至一個(gè)高電位并維持一段時(shí)間，第二階段在第一階段的基礎(chǔ)上又 上升一個(gè)高電位并維持一段時(shí)間，第三階段在第二階段的基礎(chǔ)上下降到與第一階段基本持 平的高電位，然后利用三個(gè)階段中的第三階段進(jìn)行閾值電壓的自我補(bǔ)償。
[0023] 所述第N級(jí)柵極信號(hào)點(diǎn)Q(N)電位呈三個(gè)階段，其中第三階段的變化主要受第六薄 膜晶體管T6或第十三晶體管（T13)的影響。
[0024] 本發(fā)明的有益效果：本發(fā)明提供一種具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路，利用電 容的自舉作用來(lái)控制下拉維持模塊的第一電路點(diǎn)P(N)或第三電路點(diǎn)K(N)，設(shè)計(jì)能夠檢測(cè) 薄膜晶體管閾值電壓的功能，并將閾值電壓存貯在第一電路點(diǎn)P(N)或第三電路點(diǎn)K(N)，進(jìn) 而實(shí)現(xiàn)第一電路點(diǎn)P(N)或第三電路點(diǎn)K(N)的控制電壓隨著薄膜晶體管的閾值電壓漂移而 變化。本發(fā)明通過(guò)設(shè)計(jì)具有自我補(bǔ)償功能的下拉維持模塊來(lái)提高柵極驅(qū)動(dòng)電路長(zhǎng)期操作的 可靠性，降低閾值電壓漂移對(duì)柵極驅(qū)動(dòng)電路運(yùn)作的影響。
[0025] 為了能更進(jìn)一步了解本發(fā)明的特征以及技術(shù)內(nèi)容，請(qǐng)參閱以下有關(guān)本發(fā)明的詳細(xì) 說(shuō)明與附圖，然而附圖僅提供參考與說(shuō)明用，并非用來(lái)對(duì)本發(fā)明加以限制。

【專利附圖】

【附圖說(shuō)明】
[0026] 下面結(jié)合附圖，通過(guò)對(duì)本發(fā)明的【具體實(shí)施方式】詳細(xì)描述，將使本發(fā)明的技術(shù)方案 及其它有益效果顯而易見(jiàn)。
[0027] 附圖中，
[0028] 圖1為目前常采用的柵極驅(qū)動(dòng)電路架構(gòu)示意圖；
[0029] 圖2a為閾值電壓漂移前后薄膜晶體管整體電流對(duì)數(shù)與電壓曲線關(guān)系變化示意 圖；
[0030] 圖2b為閾值電壓漂移前后薄膜晶體管整體電流與電壓曲線關(guān)系變化示意圖；
[0031] 圖3為本發(fā)明具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路單級(jí)架構(gòu)示意圖；
[0032] 圖4為本發(fā)明具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路單級(jí)架構(gòu)第一級(jí)連接關(guān)系示意 圖；
[0033] 圖5為本發(fā)明具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路單級(jí)架構(gòu)最后一級(jí)連接關(guān)系示 意圖；
[0034] 圖6為圖3中采用的第一下拉維持模塊第一實(shí)施例的電路圖；
[0035] 圖7a為閾值電壓漂移前圖3所示的柵極驅(qū)動(dòng)電路時(shí)序圖；
[0036] 圖7b為閾值電壓漂移后圖3所不的棚極驅(qū)動(dòng)電路時(shí)序圖；
[0037] 圖8為圖3中采用的第一下拉維持模塊第二實(shí)施例的電路圖；
[0038] 圖9為圖3中采用的第一下拉維持模塊第三實(shí)施例的電路圖；
[0039] 圖10為圖3中采用的第一下拉維持模塊第四實(shí)施例的電路圖。

【具體實(shí)施方式】
[0040] 為更進(jìn)一步闡述本發(fā)明所采取的技術(shù)手段及其效果，以下結(jié)合本發(fā)明的優(yōu)選實(shí)施 例及其附圖進(jìn)行詳細(xì)描述。
[0041] 請(qǐng)參閱圖3,為本發(fā)明具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路單級(jí)架構(gòu)示意圖。包括： 級(jí)聯(lián)的多個(gè)G0A單元，按照第N級(jí)G0A單元控制對(duì)顯示區(qū)域第N級(jí)水平掃描線G (N)充電， 該第N級(jí)G0A單元包括：上拉控制模塊1、上拉模塊2、下傳模塊3、第一下拉模塊4、自舉電 容模塊5、及下拉維持模塊6 ;所述上拉模塊2、第一下拉模塊4、自舉電容模塊5、下拉維持 電路6分別與第N級(jí)柵極信號(hào)點(diǎn)Q(N)和該第N級(jí)水平掃描線G(N)電性連接，所述上拉控 制模塊1與下傳模塊3分別與該第N級(jí)柵極信號(hào)點(diǎn)Q (N)電性連接，所述下拉維持模塊6輸 入直流低電壓VSS。
[0042] 所述下拉維持模塊6采用第一下拉維持模塊61與第二下拉維持模塊62交替工作 構(gòu)成；
[0043] 所述第一下拉維持模塊61包括：第一薄膜晶體管T1，其柵極電性連接第一電路 點(diǎn)P (N)，漏極電性連接第N級(jí)水平掃描線G (N)，源極輸入直流低電壓VSS ;第二薄膜晶體管 T2,其柵極電性連接第一電路點(diǎn)P (N)，漏極電性連接第N級(jí)柵極信號(hào)點(diǎn)Q (N)，源極輸入直流 低電壓VSS ;第三薄膜晶體管T3,其柵極電性連接第一低頻時(shí)鐘信號(hào)LC1或第一高頻時(shí)鐘 信號(hào)CK，漏極電性連接第一低頻時(shí)鐘信號(hào)LC1或第一高頻時(shí)鐘信號(hào)CK，源極電性連接第二 電路點(diǎn)S(N);第四薄膜晶體管T4,其柵極電性連接第N級(jí)柵極信號(hào)點(diǎn)Q(N)，漏極電性連接 第二電路點(diǎn)S (N)，源極輸入直流低電壓VSS ;第五薄膜晶體管T5,其柵極電性連接第N-1級(jí) 柵極信號(hào)點(diǎn)Q (N-1)，漏極電性連接第一電路點(diǎn)P (N)，源極輸入直流低電壓VSS ;第六薄膜晶 體管T6,其柵極電性連接第N+1級(jí)水平掃描線G(N+1)，漏極電性連接第一電路點(diǎn)P(N)，源 極電性連接第N級(jí)柵極信號(hào)點(diǎn)Q(N);第七薄膜晶體管T7,其柵極電性連接第二低頻時(shí)鐘信 號(hào)LC2或第二高頻時(shí)鐘信號(hào)XCK，漏極電性連接第一低頻時(shí)鐘信號(hào)LC1或第一高頻時(shí)鐘信號(hào) CK，源極電性連接第二電路點(diǎn)S (N);第一電容Cst 1，其上極板電性連接第二電路點(diǎn)S (N)，下 極板電性連接第一電路點(diǎn)P (N);
[0044] 所述第二下拉維持模塊62包括：第八薄膜晶體管T8,其柵極電性連接第三電路 點(diǎn)K (N)，漏極電性連接第N級(jí)水平掃描線G (N)，源極輸入直流低電壓VSS ;第九薄膜晶體管 T9，其柵極電性連接第三電路點(diǎn)K (N)，漏極電性連接第N級(jí)柵極信號(hào)點(diǎn)Q (N)，源極輸入直流 低電壓VSS ;第十薄膜晶體管T10,其柵極電性連接第二低頻時(shí)鐘信號(hào)LC2或第二高頻時(shí)鐘 信號(hào)XCK，漏極電性連接第二低頻時(shí)鐘信號(hào)LC2或第二高頻時(shí)鐘信號(hào)XCK，源極電性連接第 四電路點(diǎn)T (N);第十一薄膜晶體管ΤΙ 1，其柵極電性連接第N級(jí)柵極信號(hào)點(diǎn)Q (N)，漏極電性 連接第四電路點(diǎn)T (N)，源極輸入直流低電壓VSS ;第十二薄膜晶體管T12,其柵極電性連接 第N-1級(jí)柵極信號(hào)點(diǎn)Q(N-l)，漏極電性連接第三電路點(diǎn)K(N)，源極輸入直流低電壓VSS ;第 十三薄膜晶體管T13,其柵極電性連接第N+1級(jí)水平掃描線G (N+1)，漏極電性連接第三電路 點(diǎn)K (N)，源極電性連接第N級(jí)柵極信號(hào)點(diǎn)Q (N);第十四薄膜晶體管T14,其柵極電性連接第 一低頻時(shí)鐘信號(hào)LC1或第一高頻時(shí)鐘信號(hào)CK，漏極電性連接第二低頻時(shí)鐘信號(hào)LC2或第二 高頻時(shí)鐘信號(hào)XCK，源極電性連接第四電路點(diǎn)T(N);第二電容Cst2,其上極板電性連接第四 電路點(diǎn)T (N)，下極板電性連接第三電路點(diǎn)K (N)。
[0045] 所述上拉控制模塊1包括第十五薄膜晶體管T15,其柵極輸入來(lái)自第N-1級(jí)G0A單 元的下傳信號(hào)ST (N-1)，漏極電性連接于第N-ι級(jí)水平掃描線G (N-1)，源極電性連接于該第 N級(jí)柵極信號(hào)點(diǎn)Q (N);所述上拉模塊2包括第十六薄膜晶體管T16,其柵極電性連接該第N 級(jí)柵極信號(hào)點(diǎn)Q(N)，漏極輸入第一高頻時(shí)鐘信號(hào)CK或第二高頻時(shí)鐘信號(hào)XCK，源極電性連 接于第N級(jí)水平掃描線G(N);所述下傳模塊3包括第十七薄膜晶體管T17,其柵極電性連 接該第N級(jí)柵極信號(hào)點(diǎn)Q(N)，漏極輸入第一高頻時(shí)鐘信號(hào)CK或第二高頻時(shí)鐘信號(hào)XCK，源 極輸出第N級(jí)下傳信號(hào)ST (N);所述第一下拉模塊4包括第十八薄膜晶體管T18,其柵極電 性連接第N+2級(jí)水平掃描線G (N+2)，漏極電性連接于第N級(jí)水平掃描線G (N)，源極輸入直 流低電壓VSS ;第十九薄膜晶體管T19,其柵極電性連接第N+2級(jí)水平掃描線G(N+2)，漏極 電性連接于該第N級(jí)柵極信號(hào)點(diǎn)Q (N)，源極輸入直流低電壓VSS ;所述第一下拉模塊4中第 十八薄膜晶體管T18的柵極與第十九薄膜晶體管T19的柵極均電性連接第N+2級(jí)水平掃描 線G (N+2)，這樣做的目的是為了使第N級(jí)柵極信號(hào)點(diǎn)Q (N)電位呈三個(gè)階段，第一階段是上 升至一個(gè)高電位并維持一段時(shí)間，第二階段在第一階段的基礎(chǔ)上又上升一個(gè)高電位并維持 一段時(shí)間，第三階段在第二階段的基礎(chǔ)上下降到與第一階段基本持平的高電位，然后利用 三個(gè)階段中的第三階段進(jìn)行閾值電壓的自我補(bǔ)償；所述自舉電容模塊5包括自舉電容Cb。
[0046] 所述多級(jí)水平掃描線之間的級(jí)數(shù)是循環(huán)的，即當(dāng)?shù)贜級(jí)水平掃描線G(N)中的N為 最后一級(jí)Last時(shí)，第N+2級(jí)水平掃描線G (N+2)代表第二級(jí)水平掃描線G (2);當(dāng)?shù)贜級(jí)水 平掃描線G (N)中的N為倒數(shù)第二級(jí)Last-Ι時(shí)，第N+2級(jí)水平掃描線G (N+2)代表第一級(jí)水 平掃描線G(l)，以此類推。
[0047] 請(qǐng)參閱圖4并結(jié)合圖3,圖4為本發(fā)明具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路單級(jí)架構(gòu) 第一級(jí)連接關(guān)系示意圖，即N為1時(shí)的柵極驅(qū)動(dòng)電路連接關(guān)系示意圖。其中，第五薄膜晶體 管T5的柵極電性連接于電路啟動(dòng)信號(hào)STV ;第十二薄膜晶體管T12的柵極電性連接于電路 啟動(dòng)信號(hào)STV ;第十五薄膜晶體管T15的柵極和漏極均電性連接于電路啟動(dòng)信號(hào)STV。
[0048] 請(qǐng)參閱圖5并結(jié)合圖3,圖5為本發(fā)明具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路單級(jí)架 構(gòu)最后一級(jí)連接關(guān)系不意圖，即N為最后一級(jí)Last時(shí)的棚極驅(qū)動(dòng)電路連接關(guān)系不意圖。其 中，第六薄膜晶體管T6的柵極電性連接于電路啟動(dòng)信號(hào)STV ;第十三薄膜晶體管T13的柵 極電性連接于電路啟動(dòng)信號(hào)STV ;第十八薄膜晶體管T18的柵極電性連接于第二級(jí)水平掃 描線G(2);第十九薄膜晶體管T19的柵極電性連接于第二級(jí)水平掃描線G(2)。
[0049] 請(qǐng)參閱圖6,為圖3中采用的第一下拉維持模塊第一實(shí)施例的電路圖。包括：第一 薄膜晶體管T1，其柵極電性連接第一電路點(diǎn)P(N)，漏極電性連接第N級(jí)水平掃描線G(N)， 源極輸入直流低電壓VSS ;第二薄膜晶體管T2,其柵極電性連接第一電路點(diǎn)P (N)，漏極電性 連接第N級(jí)柵極信號(hào)點(diǎn)Q(N)，源極輸入直流低電壓VSS ;第三薄膜晶體管T3,其柵極電性 連接第一低頻時(shí)鐘信號(hào)LC1或第一高頻時(shí)鐘信號(hào)CK，漏極電性連接第一低頻時(shí)鐘信號(hào)LC1 或第一高頻時(shí)鐘信號(hào)CK，源極電性連接第二電路點(diǎn)S(N);第四薄膜晶體管T4,其柵極電性 連接第N級(jí)柵極信號(hào)點(diǎn)Q (N)，漏極電性連接第二電路點(diǎn)S (N)，源極輸入直流低電壓VSS，第 四薄膜晶體管T4主要在作用期間拉低第二電路點(diǎn)S(N)，這樣就可以實(shí)現(xiàn)通過(guò)第二電路點(diǎn) S(N)來(lái)控制第一電路點(diǎn)P(N)電位的目的；第五薄膜晶體管T5,其柵極電性連接第N-1級(jí)柵 極信號(hào)點(diǎn)Q (N-1)，漏極電性連接第一電路點(diǎn)P (N)，源極輸入直流低電壓VSS，所述第五薄膜 晶體管T5的作用是確保在第N級(jí)水平掃描線G(N)和第N級(jí)柵極信號(hào)點(diǎn)Q(N)輸出的作用 期間，第一電路點(diǎn)P(N)處于低電位的關(guān)閉狀態(tài)，從而確保第N級(jí)水平掃描線G(N)和第N級(jí) 柵極信號(hào)點(diǎn)Q(N)能夠正常輸出；第六薄膜晶體管T6,其柵極電性連接第N+1級(jí)水平掃描線 G (N+1)，漏極電性連接第一電路點(diǎn)P (N)，源極電性連接第N級(jí)柵極信號(hào)點(diǎn)Q (N)，這樣設(shè)計(jì)的 目的就是利用第N級(jí)柵極信號(hào)點(diǎn)Q (N)的三個(gè)階段中的第三階段的電位進(jìn)行閾值電壓的偵 測(cè)，并將其電位存貯在第一電路點(diǎn)P(N);第七薄膜晶體管T7,其柵極電性連接第二低頻時(shí) 鐘信號(hào)LC2或第二高頻時(shí)鐘信號(hào)XCK，漏極電性連接第一低頻時(shí)鐘信號(hào)LC1或第一高頻時(shí) 鐘信號(hào)CK，源極電性連接第二電路點(diǎn)S(N);第一電容Cstl，其上極板電性連接第二電路點(diǎn) S(N)，下極板電性連接第一電路點(diǎn)P(N)。所述第一下拉維持模塊與第二下拉維持模塊的電 路架構(gòu)相同。
[0050] 請(qǐng)參閱圖7a、7b并結(jié)合圖3,圖7a為閾值電壓漂移前圖3所示的柵極驅(qū)動(dòng)電路時(shí) 序圖，圖7b為閾值電壓漂移后圖3所不的棚極驅(qū)動(dòng)電路時(shí)序圖。在圖7a、7b中，STV信號(hào)是 電路啟動(dòng)信號(hào)，第一高頻時(shí)鐘信號(hào)CK和第二高頻時(shí)鐘信號(hào)XCK是一組相位完全相反的高頻 時(shí)鐘控制信號(hào)，第一低頻時(shí)鐘信號(hào)LC1和第二低頻時(shí)鐘信號(hào)LC2是兩個(gè)相位完全相反的低 頻信號(hào)源，G(N-l)是第N-1級(jí)水平掃描線，即前一級(jí)的掃描輸出信號(hào)，ST(N-l)是第N-1級(jí) 下傳信號(hào)，即前一級(jí)的下傳信號(hào)，Q(N-l)是第N-1級(jí)柵極信號(hào)點(diǎn)，即前一級(jí)的柵極信號(hào)點(diǎn)， Q(N)是第N級(jí)柵極信號(hào)點(diǎn)，即本級(jí)的柵極信號(hào)點(diǎn)。
[0051] 圖7a、7b是第一低頻時(shí)鐘信號(hào)LC1處于工作狀態(tài)下的時(shí)序圖，即第一下拉維持模 塊61處于工作狀態(tài)下的時(shí)序圖。可以看出，第N級(jí)柵極信號(hào)點(diǎn)Q(N)電位呈三個(gè)階段，第一 階段是上升至一個(gè)高電位并維持一段時(shí)間，第二階段在第一階段的基礎(chǔ)上又上升一個(gè)高電 位并維持一段時(shí)間，第三階段在第二階段的基礎(chǔ)上下降到與第一階段基本持平的高電位， 其中第三階段的變化主要受第六薄膜晶體管T6的影響。由圖7a可知，在液晶面板剛點(diǎn)亮 的初始時(shí)間T0時(shí)，閾值電壓Vth較小，即柵極驅(qū)動(dòng)電路沒(méi)經(jīng)過(guò)長(zhǎng)期操作時(shí)，閾值電壓Vth未 發(fā)生漂移，第N級(jí)柵極信號(hào)點(diǎn)Q(N)的第三階段電位較低，與之對(duì)應(yīng)的第一電路點(diǎn)P(N)的電 位也較低。由圖7b可知，第N級(jí)柵極信號(hào)點(diǎn)Q(N)的第三階段電位在電壓應(yīng)力作用下閾值 電壓Vth漂移后隨之抬升，這樣就可以實(shí)現(xiàn)利用該部分來(lái)偵測(cè)第一薄膜晶體管T1與第二薄 膜晶體管T2的閾值電壓的目的。
[0052] 由圖7a與7b可知圖3所示柵極驅(qū)動(dòng)電路的工作過(guò)程為：第N+1級(jí)水平掃描線 G(N+1)導(dǎo)通時(shí)，第六薄膜晶體管T6打開(kāi)，此時(shí)第N級(jí)柵極信號(hào)點(diǎn)Q(N)與第一電路點(diǎn)P(N) 的電位相同，第二薄膜晶體管T2等效成二極體接法，第一電路點(diǎn)P (N)在第N級(jí)柵極信號(hào)點(diǎn) Q(N)的第三階段，可以通過(guò)第六薄膜晶體管T6存儲(chǔ)第一薄膜晶體管T1與第二薄膜晶體管 T2的閾值電壓的值，那么，隨著閾值電壓Vth的漂移，第N級(jí)柵極信號(hào)點(diǎn)Q (N)的第三階段的 電位抬升，第一電路點(diǎn)P(N)存貯的閾值電壓的電位值也抬升，然后，第二電路點(diǎn)S(N)再通 過(guò)第一電容Cstl來(lái)抬升第一電路點(diǎn)P(N)，這樣就可以補(bǔ)償閾值電壓的變化。
[0053] 圖7a、7b中，閾值電壓Vth漂移前后，第N級(jí)柵極信號(hào)點(diǎn)Q(N)與第一電路點(diǎn)P(N) 的電位也發(fā)生了明顯的變化，尤其是第一電路點(diǎn)P(N)的電位的增加能夠有效地降低閾值 電壓漂移對(duì)第一薄膜晶體管T1與第二薄膜晶體管T2開(kāi)態(tài)電流的影響，從而確保第N級(jí)水 平掃描線G(N)和第N級(jí)柵極信號(hào)點(diǎn)Q(N)能夠在長(zhǎng)期操作后，依然很好地維持在低電位狀 態(tài)。
[0054] 同理，當(dāng)?shù)诙皖l時(shí)鐘信號(hào)LC2處于工作狀態(tài)時(shí)（未圖示），第二下拉維持模塊62 工作，第N級(jí)柵極信號(hào)點(diǎn)Q(N)呈三個(gè)階段，第一階段是上升至一個(gè)高電位并維持一段時(shí)間， 第二階段在第一階段的基礎(chǔ)上又上升一個(gè)高電位并維持一段時(shí)間，第三階段在第二階段的 基礎(chǔ)上下降到與第一階段基本持平的高電位，其中第三階段的變化主要受第十三薄膜晶體 管T13的影響，第三階段在閾值電壓漂移前較低，閾值電壓漂移后隨之抬升，這樣就可以實(shí) 現(xiàn)利用該部分來(lái)偵測(cè)第八薄膜晶體管T8與第九晶體管T9的閾值電壓的目的。此時(shí)圖3 所示柵極驅(qū)動(dòng)電路的工作過(guò)程為：第N+1級(jí)水平掃描線G(N+1)導(dǎo)通時(shí)，第十三薄膜晶體管 T13打開(kāi)，此時(shí)第N級(jí)柵極信號(hào)點(diǎn)Q (N)與第三電路點(diǎn)K (N)的電位相同，第九薄膜晶體管T9 等效成二極體接法，第三電路點(diǎn)K(N)在第N級(jí)柵極信號(hào)點(diǎn)Q(N)的第三階段，可以通過(guò)第 十三薄膜晶體管T13存儲(chǔ)第八薄膜晶體管T8與第九晶體管T9的閾值電壓的值，那么，隨著 閾值電壓Vth的漂移，第N級(jí)柵極信號(hào)點(diǎn)Q (N)的第三階段的電位抬升，第三電路點(diǎn)K (N)存 貯的閾值電壓的電位值也抬升，然后，第四電路點(diǎn)T (N)再通過(guò)第二電容Cst2來(lái)抬升第三電 路點(diǎn)K(N)，這樣就可以補(bǔ)償閾值電壓的變化，從而確保第N級(jí)水平掃描線G(N)和第N級(jí)柵 極信號(hào)點(diǎn)Q(N)能夠在長(zhǎng)期操作后，依然很好地維持在低電位狀態(tài)。
[0055] 如圖7a、7b所示，第一低頻時(shí)鐘信號(hào)LC1和第二低頻時(shí)鐘信號(hào)LC2是交替工作的， 也就是圖3所示的第一下拉維持模塊61與第二下拉維持模塊62交替工作，這樣可以減少 每個(gè)模塊的工作時(shí)間，使得受到的電壓應(yīng)力作用降低，進(jìn)而提高電路整體的可靠性。
[0056] 請(qǐng)參閱圖8并結(jié)合圖6,圖8為圖3采用的第一下拉維持模塊第二實(shí)施例的電路 圖。圖8是在圖6的基礎(chǔ)上增加一個(gè)第三電容Cst3,其上極板電性連接第一電路點(diǎn)P(N)， 下極板輸入直流低電壓VSS，第三電容Cst3的主要作用就是存貯閾值電壓。所述第一下拉 維持模塊與第二下拉維持模塊的電路架構(gòu)相同。由于第一薄膜晶體管T1與第二薄膜晶體 管T2本身存在一定的寄生電容，可以起到第三電容Cst3的作用，因此，在實(shí)際電路設(shè)計(jì)中 第三電容Cst3可以去掉。
[0057] 請(qǐng)參閱圖9并結(jié)合圖6,圖9為圖3采用的第一下拉維持模塊第三實(shí)施例的電路 圖。圖9是在圖6的基礎(chǔ)上增加一個(gè)第二十薄膜晶體管T20,其柵極電性連接第N+1級(jí)水平 掃描線G (N+1)，漏極電性連接第二電路點(diǎn)S (N)，源極輸入直流低電壓VSS ;所述第一下拉維 持模塊與第二下拉維持模塊的電路架構(gòu)相同。該第二十薄膜晶體管T20的主要目的是彌補(bǔ) 第N級(jí)柵極信號(hào)點(diǎn)Q(N)第一階段電位不高，而導(dǎo)致的第二電路點(diǎn)S(N)作用期間電位下拉 不夠低。
[0058] 請(qǐng)參閱圖10并結(jié)合圖6,圖10為圖3采用的第一下拉維持模塊第四實(shí)施例的電 路圖。圖10是在圖6的基礎(chǔ)上增加：第三電容Cst3,其上極板電性連接第一電路點(diǎn)P(N)， 下極板輸入直流低電壓VSS ;第二十薄膜晶體管T20,其柵極電性連接第N+1級(jí)水平掃描線 G (N+1)，漏極電性連接第二電路點(diǎn)S (N)，源極輸入直流低電壓VSS。所述第一下拉維持模塊 與第二下拉維持模塊的電路架構(gòu)相同。
[0059] 圖3所示的柵極驅(qū)動(dòng)電路中第一下拉維持模塊61與第二下拉維持模塊62均可以 替換為圖6、圖8、圖9、圖10中的任意一種下拉維持模塊電路架構(gòu)，且第一下拉維持模塊61 與第二下拉維持模塊62電路架構(gòu)相同，其替換后的柵極驅(qū)動(dòng)電路時(shí)序圖與圖7a、圖7b相 同，其工作過(guò)程與圖3所示的柵極驅(qū)動(dòng)電路相同，因此不再贅述。
[0060] 綜上所述，本發(fā)明提供一種具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路，針對(duì)現(xiàn)有柵極驅(qū) 動(dòng)電路架構(gòu)中下拉維持模塊受到電壓應(yīng)力嚴(yán)重、最容易失效的問(wèn)題，利用電容的自舉作用 來(lái)控制下拉維持模塊的第一電路點(diǎn)P(N)或第三電路點(diǎn)K(N)，設(shè)計(jì)能夠檢測(cè)薄膜晶體管閾 值電壓的功能，并將閾值電壓存貯在第一電路點(diǎn)P(N)或第三電路點(diǎn)K(N)，進(jìn)而實(shí)現(xiàn)第一電 路點(diǎn)P(N)或第三電路點(diǎn)K(N)的控制電壓隨著薄膜晶體管的閾值電壓漂移而變化。本發(fā)明 通過(guò)設(shè)計(jì)具有自我補(bǔ)償功能的下拉維持模塊來(lái)提高柵極驅(qū)動(dòng)電路長(zhǎng)期操作的可靠性，降低 閾值電壓漂移對(duì)柵極驅(qū)動(dòng)電路運(yùn)作的影響。
[0061] 以上所述，對(duì)于本領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，可以根據(jù)本發(fā)明的技術(shù)方案和技術(shù) 構(gòu)思作出其他各種相應(yīng)的改變和變形，而所有這些改變和變形都應(yīng)屬于本發(fā)明權(quán)利要求的 保護(hù)范圍。
【權(quán)利要求】
1. 一種具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路，其特征在于，包括：級(jí)聯(lián)的多個(gè)GOA單元， 按照第N級(jí)G0A單元控制對(duì)顯示區(qū)域第N級(jí)水平掃描線（G(N))充電，該第N級(jí)G0A單元 包括：上拉控制模塊、上拉模塊、下傳模塊、第一下拉模塊、自舉電容模塊、及下拉維持模 塊；所述上拉模塊、第一下拉模塊、自舉電容模塊、下拉維持電路分別與第N級(jí)柵極信號(hào)點(diǎn) (Q(N))和該第N級(jí)水平掃描線（G(N))電性連接，所述上拉控制模塊與下傳模塊分別與該第 N級(jí)柵極信號(hào)點(diǎn)（Q(N))電性連接，所述下拉維持模塊輸入直流低電壓（VSS); 所述下拉維持模塊采用第一下拉維持模塊與第二下拉維持模塊交替工作構(gòu)成； 所述第一下拉維持模塊包括：第一薄膜晶體管（T1)，其柵極電性連接第一電路點(diǎn) (P(N))，漏極電性連接第N級(jí)水平掃描線（G(N))，源極輸入直流低電壓（VSS);第二薄膜晶 體管（T2)，其柵極電性連接第一電路點(diǎn)（P(N))，漏極電性連接第N級(jí)柵極信號(hào)點(diǎn)（Q(N))， 源極輸入直流低電壓（VSS);第三薄膜晶體管（T3)，其柵極電性連接第一低頻時(shí)鐘信號(hào) (LC1)或第一高頻時(shí)鐘信號(hào)（CK)，漏極電性連接第一低頻時(shí)鐘信號(hào)（LC1)或第一高頻時(shí)鐘 信號(hào)（CK)，源極電性連接第二電路點(diǎn)（S(N));第四薄膜晶體管（T4)，其柵極電性連接第N 級(jí)柵極信號(hào)點(diǎn)（Q(N))，漏極電性連接第二電路點(diǎn)（S(N))，源極輸入直流低電壓（VSS);第五 薄膜晶體管（T5)，其柵極電性連接第N-1級(jí)柵極信號(hào)點(diǎn)（Q(N-l))，漏極電性連接第一電路 點(diǎn)（P(N))，源極輸入直流低電壓（VSS);第六薄膜晶體管（T6)，其柵極電性連接第N+1級(jí) 水平掃描線（G(N+1))，漏極電性連接第一電路點(diǎn)（P(N))，源極電性連接第N級(jí)柵極信號(hào)點(diǎn) (Q(N));第七薄膜晶體管（T7)，其柵極電性連接第二低頻時(shí)鐘信號(hào)（LC2)或第二高頻時(shí)鐘 信號(hào)（XCK)，漏極電性連接第一低頻時(shí)鐘信號(hào)（LC1)或第一高頻時(shí)鐘信號(hào)（CK)，源極電性連 接第二電路點(diǎn)（S(N));第一電容（Cstl)，其上極板電性連接第二電路點(diǎn)（S(N))，下極板電 性連接第一電路點(diǎn)（P(N)); 所述第二下拉維持模塊包括：第八薄膜晶體管（T8)，其柵極電性連接第三電路點(diǎn) (K(N))，漏極電性連接第N級(jí)水平掃描線（G(N))，源極輸入直流低電壓（VSS);第九薄膜晶 體管（T9)，其柵極電性連接第三電路點(diǎn)（K(N))，漏極電性連接第N級(jí)柵極信號(hào)點(diǎn)（Q(N))， 源極輸入直流低電壓（VSS);第十薄膜晶體管（T10)，其柵極電性連接第二低頻時(shí)鐘信號(hào) (LC2)或第二高頻時(shí)鐘信號(hào)（XCK)，漏極電性連接第二低頻時(shí)鐘信號(hào)（LC2)或第二高頻時(shí)鐘 信號(hào)（XCK)，源極電性連接第四電路點(diǎn)（T(N));第十一薄膜晶體管（T11)，其柵極電性連接 第N級(jí)柵極信號(hào)點(diǎn)（Q(N))，漏極電性連接第四電路點(diǎn)（T(N))，源極輸入直流低電壓（VSS); 第十二薄膜晶體管（T12)，其柵極電性連接第N-1級(jí)柵極信號(hào)點(diǎn)（Q(N-l))，漏極電性連接 第三電路點(diǎn)（K(N))，源極輸入直流低電壓（VSS);第十三薄膜晶體管（T13)，其柵極電性連 接第N+1級(jí)水平掃描線（G(N+1))，漏極電性連接第三電路點(diǎn)（K(N))，源極電性連接第N級(jí) 柵極信號(hào)點(diǎn)（Q(N));第十四薄膜晶體管（T14)，其柵極電性連接第一低頻時(shí)鐘信號(hào)（LC1) 或第一高頻時(shí)鐘信號(hào)（CK)，漏極電性連接第二低頻時(shí)鐘信號(hào)（LC2)或第二高頻時(shí)鐘信號(hào) (XCK)，源極電性連接第四電路點(diǎn)（T(N));第二電容（Cst2)，其上極板電性連接第四電路點(diǎn) (T (N))，下極板電性連接第三電路點(diǎn)（K (N))。
2. 如權(quán)利要求1所述的具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路，其特征在于，所述上拉 控制模塊包括第十五薄膜晶體管（T15)，其柵極輸入來(lái)自第N-1級(jí)G0A單元的下傳信號(hào) (ST(N-l))，漏極電性連接于第N-1級(jí)水平掃描線（G(N-l))，源極電性連接于該第N級(jí)柵 極信號(hào)點(diǎn)（Q(N));所述上拉模塊包括第十六薄膜晶體管（T16)，其柵極電性連接該第N級(jí) 柵極信號(hào)點(diǎn)（Q(N))，漏極輸入第一高頻時(shí)鐘信號(hào)（CK)或第二高頻時(shí)鐘信號(hào)（XCK)，源極電 性連接于第N級(jí)水平掃描線（G(N));所述下傳模塊包括第十七薄膜晶體管（T17)，其柵極 電性連接該第N級(jí)柵極信號(hào)點(diǎn)（Q(N))，漏極輸入第一高頻時(shí)鐘信號(hào)（CK)或第二高頻時(shí)鐘 信號(hào)（XCK)，源極輸出第N級(jí)下傳信號(hào)（ST(N));所述第一下拉模塊包括第十八薄膜晶體管 (T18)，其柵極電性連接第N+2級(jí)水平掃描線（G(N+2))，漏極電性連接于第N級(jí)水平掃描線 (G(N))，源極輸入直流低電壓（VSS);第十九薄膜晶體管（T19)，其柵極電性連接第N+2級(jí) 水平掃描線（G(N+2))，漏極電性連接于該第N級(jí)柵極信號(hào)點(diǎn)（Q(N))，源極輸入直流低電壓 (VSS);所述自舉電容模塊包括自舉電容（Cb)。
3. 如權(quán)利要求2所述的具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路，其特征在于，所述柵極 驅(qū)動(dòng)電路的第一級(jí)連接關(guān)系中，第五薄膜晶體管（T5)的柵極電性連接于電路啟動(dòng)信號(hào) (STV);第十二薄膜晶體管（T12)的柵極電性連接于電路啟動(dòng)信號(hào)（STV);第十五薄膜晶體 管（T15)的柵極和漏極均電性連接于電路啟動(dòng)信號(hào)（STV)。
4. 如權(quán)利要求2所述的具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路，其特征在于，所述柵極 驅(qū)動(dòng)電路的最后一級(jí)連接關(guān)系中，第六薄膜晶體管（T6)的柵極電性連接于電路啟動(dòng)信號(hào) (STV);第十三薄膜晶體管（T13)的柵極電性連接于電路啟動(dòng)信號(hào)（STV);第十八薄膜晶體 管（T18)的柵極電性連接于第二級(jí)水平掃描線（G(2));第十九薄膜晶體管（T19)的柵極電 性連接于第二級(jí)水平掃描線（G (2))。
5. 如權(quán)利要求1所述的具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路，其特征在于，所述第一下 拉維持模塊還包括：第三電容（Cst3)，其上極板電性連接第一電路點(diǎn)（P(N))，下極板輸入 直流低電壓（VSS);所述第一下拉維持模塊與第二下拉維持模塊的電路架構(gòu)相同。
6. 如權(quán)利要求1所述的具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路，其特征在于，所述第一 下拉維持模塊還包括：第二十薄膜晶體管（T20)，其柵極電性連接第N+1級(jí)水平掃描線 (G(N+1))，漏極電性連接第二電路點(diǎn)（S(N))，源極輸入直流低電壓（VSS);所述第一下拉維 持模塊與第二下拉維持模塊的電路架構(gòu)相同。
7. 如權(quán)利要求1所述的具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路，其特征在于，所述第一 下拉維持模塊還包括：第三電容（Cst3)，其上極板電性連接第一電路點(diǎn)（P(N))，下極板 輸入直流低電壓（VSS);第二十薄膜晶體管（T20)，其柵極電性連接第N+1級(jí)水平掃描線 (G(N+1))，漏極電性連接第二電路點(diǎn)（S(N))，源極輸入直流低電壓（VSS);所述第一下拉維 持模塊與第二下拉維持模塊的電路架構(gòu)相同。
8. 如權(quán)利要求2所述的具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路，其特征在于，所述第一高 頻時(shí)鐘信號(hào)（CK)與第二高頻時(shí)鐘信號(hào)（XCK)是兩個(gè)相位完全相反的高頻時(shí)鐘信號(hào)源；所述 第一低頻時(shí)鐘信號(hào)（LC1)與第二低頻時(shí)鐘信號(hào)（LC2)是兩個(gè)相位完全相反的低頻信號(hào)源。
9. 如權(quán)利要求2所述的具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路，其特征在于，所述第一下 拉模塊中第十八薄膜晶體管（T18)的柵極與第十九薄膜晶體管（T19)的柵極均電性連接 第N+2級(jí)水平掃描線（G(N+2))，主要為了實(shí)現(xiàn)第N級(jí)柵極信號(hào)點(diǎn)（Q(N))電位呈三個(gè)階段， 第一階段是上升至一個(gè)高電位并維持一段時(shí)間，第二階段在第一階段的基礎(chǔ)上又上升一個(gè) 高電位并維持一段時(shí)間，第三階段在第二階段的基礎(chǔ)上下降到與第一階段基本持平的高電 位，然后利用三個(gè)階段中的第三階段進(jìn)行閾值電壓的自我補(bǔ)償。
10. 如權(quán)利要求9所述的具有自我補(bǔ)償功能的柵極驅(qū)動(dòng)電路，其特征在于，所述第N級(jí) 柵極信號(hào)點(diǎn)（Q(N))電位呈三個(gè)階段，其中第三階段的變化主要受第六薄膜晶體管（T6)或 第十三晶體管（Τ13)的影響。
【文檔編號(hào)】G09G3/36GK104064158SQ201410342346
【公開(kāi)日】2014年9月24日 申請(qǐng)日期:2014年7月17日 優(yōu)先權(quán)日:2014年7月17日
【發(fā)明者】戴超 申請(qǐng)人:深圳市華星光電技術(shù)有限公司