一種行柵極掃描器及其驅(qū)動(dòng)方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種行柵極掃描器及其驅(qū)動(dòng)方法，行柵極掃描器由電源與時(shí)序控制模塊、奇數(shù)行柵極驅(qū)動(dòng)陣列及偶數(shù)行柵極驅(qū)動(dòng)陣列構(gòu)成，奇數(shù)行柵極驅(qū)動(dòng)陣列及偶數(shù)行柵極驅(qū)動(dòng)陣列內(nèi)部的柵極驅(qū)動(dòng)單元電路采用多重反饋回路抑制內(nèi)部泄漏電流，具有低功耗，工作穩(wěn)定等特點(diǎn)；行柵極掃描器利用25％和37.5％占空比混合時(shí)序驅(qū)動(dòng)，不僅能夠避免出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)的危險(xiǎn)，保持電路穩(wěn)定性，而且能夠把輸出端口的充電和放電功能集中到對(duì)應(yīng)的相同晶體管完成，利于減少占用面積，減少延時(shí)效應(yīng)。同時(shí)，對(duì)行柵極充電和放電過(guò)程都充分利用了電路內(nèi)部自舉后的高電壓驅(qū)動(dòng)大尺寸TFT，提高反應(yīng)速度，有利于高頻顯示。
【專(zhuān)利說(shuō)明】一種行柵極掃描器及其驅(qū)動(dòng)方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及有源矩陣發(fā)光平板顯示器的行柵極掃描技術(shù)，具體涉及行柵極掃描器的驅(qū)動(dòng)電路及其驅(qū)動(dòng)方法。
【背景技術(shù)】
[0002]有源主動(dòng)發(fā)光顯示器一直以來(lái)都是現(xiàn)代顯示的主流媒體，而集成在顯示器面板上的驅(qū)動(dòng)行與列像素的電路是有源主動(dòng)發(fā)光顯示器的核心技術(shù)。傳統(tǒng)的平板驅(qū)動(dòng)電路是通過(guò)COG工藝將專(zhuān)門(mén)的驅(qū)動(dòng)芯片直接安裝在顯示面板中，近年來(lái)，隨著FPD技術(shù)的發(fā)展，利用晶體管在顯示面板中直接集成驅(qū)動(dòng)電路來(lái)代替驅(qū)動(dòng)芯片成為了熱門(mén)的技術(shù)。其中，行柵極掃描器是集成在顯示面板側(cè)面的用以逐行驅(qū)動(dòng)像素電路中控制數(shù)據(jù)信號(hào)寫(xiě)入的晶體管的柵極，將其打開(kāi)以便數(shù)據(jù)寫(xiě)入，并將其關(guān)閉以便數(shù)據(jù)鎖存。利用集成的行柵極掃描器可以降低工業(yè)生產(chǎn)成本，減小平板的占用面積，降低信號(hào)傳輸?shù)暮膿p，提高平板顯示的質(zhì)量。
[0003]新興的氧化物薄膜晶體管是近年來(lái)集成電路器件的熱門(mén)研究對(duì)象。面向應(yīng)用的氧化物半導(dǎo)體器件都是N型的，而且具有閾值電壓為負(fù)值的特點(diǎn)。利用具有正閾值電壓值的晶體管器件集成傳統(tǒng)的行掃描電路會(huì)存在泄漏電流問(wèn)題，影響電路的正常工作。大多數(shù)新型的行掃描器集成電路內(nèi)部所用到的反相器模塊在輸出低電壓信號(hào)時(shí)會(huì)產(chǎn)生一個(gè)從高電壓到低電壓的直流回路，這會(huì)消耗相當(dāng)大一部分能量，不利于便攜式平板顯示器的應(yīng)用。此夕卜，大多數(shù)行掃描器對(duì)柵極的充電和放電功能需要分別由兩個(gè)尺寸較大的晶體管完成，造成掃描器占用面板面積比較大。另外，緊密的驅(qū)動(dòng)時(shí)序可能出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)的危險(xiǎn)，降低電路的可靠性，而且不能在放電的時(shí)候很好地利用內(nèi)部自舉的高電壓來(lái)驅(qū)動(dòng)晶體管，會(huì)造成放電關(guān)斷行柵極不及時(shí)，難以滿(mǎn)足高分辨率驅(qū)動(dòng)要求。

【發(fā)明內(nèi)容】

[0004]為了克服現(xiàn)有技術(shù)存在的缺點(diǎn)與不足，本發(fā)明提供一種行柵極掃描器及其驅(qū)動(dòng)方法。
[0005]本發(fā)明的目的在于提供一種低功耗、具有多重內(nèi)部反饋抑制節(jié)點(diǎn)泄漏功能的行柵極掃描器。
[0006]本發(fā)明的另一目的在于提供一種采用避免競(jìng)爭(zhēng)冒險(xiǎn)的時(shí)序用于驅(qū)動(dòng)該行柵極掃描器的驅(qū)動(dòng)方法，能夠?qū)?duì)行柵極充電與放電功能集中在同一個(gè)晶體管完成并能充分利用內(nèi)部自舉高電壓驅(qū)動(dòng)的驅(qū)動(dòng)方法。
[0007]為了達(dá)到上述第一發(fā)明目的，本發(fā)明采用以下技術(shù)方案:
[0008]一種行柵極掃描器，包括電源與時(shí)序控制模塊、奇數(shù)行柵極驅(qū)動(dòng)陣列及偶數(shù)行柵極驅(qū)動(dòng)陣列，所述奇數(shù)行柵極驅(qū)動(dòng)陣列及偶數(shù)行柵極驅(qū)動(dòng)陣列分別和電源與時(shí)序控制模塊連接，其中電源與時(shí)序控制模塊輸出信號(hào)包括高電壓、第一低電壓、第二低電壓、第一時(shí)鐘、第二時(shí)鐘、第三時(shí)鐘、第四時(shí)鐘、第五時(shí)鐘、第六時(shí)鐘、第七時(shí)鐘、第八時(shí)鐘、第一觸發(fā)時(shí)鐘及第二觸發(fā)時(shí)鐘，第一到第八時(shí)鐘信號(hào)高電平與高電壓相等，其中第一時(shí)鐘、第二時(shí)鐘、第三時(shí)鐘、第四時(shí)鐘的低電平與第二低電壓相等，第五時(shí)鐘、第六時(shí)鐘、第七時(shí)鐘、第八時(shí)鐘的低電平與第一低電壓相等，其中第一低電壓高于第二低電壓。
[0009]優(yōu)選的，所述奇數(shù)行柵極驅(qū)動(dòng)陣列由N級(jí)第一柵極驅(qū)動(dòng)單元與N級(jí)第三柵極驅(qū)動(dòng)單元交替相連組成，偶數(shù)行柵極驅(qū)動(dòng)陣列由N級(jí)第二柵極驅(qū)動(dòng)單元與N級(jí)第四柵極驅(qū)動(dòng)單元交替相連組成，其中N為自然數(shù)。
[0010]優(yōu)選的，第一柵極驅(qū)動(dòng)單元、第二柵極驅(qū)動(dòng)單元、第三柵極驅(qū)動(dòng)單元及第四柵極驅(qū)動(dòng)單兀都包括第一時(shí)鐘輸入口、第二時(shí)鐘輸入口、第三時(shí)鐘輸入口、第一電源口、第二電源口、第三電源口、信號(hào)采集口、第一輸出口及第二輸出口，每個(gè)柵極驅(qū)動(dòng)單元的第一電源口與高電壓相連，第二電源口與第一低電壓相連，第三電源口與第二低電壓相連，信號(hào)采集口與陣列中相鄰上一級(jí)的第一輸出口相連，第一輸出口與陣列中相鄰下一級(jí)的信號(hào)采集口相連，第二輸出口與顯示器中對(duì)應(yīng)的行柵極相連，另外，奇數(shù)行陣列的第一級(jí)第一柵極驅(qū)動(dòng)單元的信號(hào)采集口與第一觸發(fā)時(shí)鐘相連，偶數(shù)行陣列的第一級(jí)第二柵極驅(qū)動(dòng)單元的信號(hào)采集口與第二觸發(fā)時(shí)鐘相連。
[0011]優(yōu)選的，第一柵極驅(qū)動(dòng)單元的第一時(shí)鐘輸入口、第二時(shí)鐘輸入口、第三時(shí)鐘輸入口分別與電源與時(shí)序控制模塊的第一時(shí)鐘、第三時(shí)鐘、第七時(shí)鐘相連；
[0012]第二柵極驅(qū)動(dòng)單兀的第一時(shí)鐘輸入口、第二時(shí)鐘輸入口、第三時(shí)鐘輸入口分別與電源與時(shí)序控制模塊的第二時(shí)鐘、第四時(shí)鐘、第八時(shí)鐘相連；
[0013]第三柵極驅(qū)動(dòng)單兀的第一時(shí)鐘輸入口、第二時(shí)鐘輸入口、第三時(shí)鐘輸入口分別與電源與時(shí)序控制模塊的第三時(shí)鐘、第一時(shí)鐘、第五時(shí)鐘相連；
[0014]第四柵極驅(qū)動(dòng)單元的第一時(shí)鐘輸入口、第二時(shí)鐘輸入口、第三時(shí)鐘輸入口分別與電源與時(shí)序控制模塊的第四時(shí)鐘、第二時(shí)鐘、第六時(shí)鐘相連。
[0015]優(yōu)選的，第一柵極驅(qū)動(dòng)單元、第二柵極驅(qū)動(dòng)單元、第三柵極驅(qū)動(dòng)單元及第四柵極驅(qū)動(dòng)單元都由信號(hào)采集模塊、反相器模塊、內(nèi)部輸出模塊及掃描輸出模塊構(gòu)成；
[0016]信號(hào)采集模塊由第一到第四晶體管構(gòu)成，第一晶體管漏極與信號(hào)采集口相連，源極與第二晶體管的漏極相連，柵極與第二晶體管的柵極、第一時(shí)鐘輸入口相連，第二晶體管的源極與第三晶體管漏極相連，作為采集信號(hào)存儲(chǔ)節(jié)點(diǎn)Q，第三晶體管的源極與第四晶體管的漏極相連，柵極與第四晶體管的柵極及反相器輸出節(jié)點(diǎn)QB相連，第四晶體管的源極與第三電源口相連；
[0017]反相器模塊由第五到第七晶體管構(gòu)成，第五晶體管漏極與第一電源口相連，柵極與第一時(shí)鐘輸入口相連，源極與第六晶體管的漏極、第七晶體管漏極相連，作為反相輸出節(jié)點(diǎn)QB，第六晶體管柵極與信號(hào)采集口相連，源極與第三電源口相連，第七晶體管柵極與第十晶體管源極相連，漏極與第三電源口相連。
[0018]內(nèi)部輸出模塊由第八到第十晶體管、第一存儲(chǔ)電容構(gòu)成，第八晶體管漏極與第十晶體管漏極、第二時(shí)鐘輸入口相連，柵極與采集信號(hào)存儲(chǔ)Q相連，源極與第九晶體管的漏極、第十晶體管的柵極、第一輸出口相連，第九晶體管的柵極與反向輸出節(jié)點(diǎn)QB相連，源極與第三電源口相連，第十晶體管源極與第一晶體管源極、第二晶體管漏極、第三晶體管源極及第四晶體管漏極相連，第一存儲(chǔ)電容一端與米集信號(hào)存儲(chǔ)節(jié)點(diǎn)Q相連，另一端與第一輸出口相連；
[0019]掃描輸出模塊由第十一及第十二晶體管構(gòu)成，第十一晶體管漏極與第三時(shí)鐘輸入口相連，柵極與采集信號(hào)存儲(chǔ)點(diǎn)Q相連，源極與第十二晶體管漏極、第二輸出口相連，第十二晶體管柵極與反相輸出節(jié)點(diǎn)QB相連，源極與第二電源口相連。
[0020]優(yōu)選的，第一柵極驅(qū)動(dòng)單元、第二柵極驅(qū)動(dòng)單元、第三柵極驅(qū)動(dòng)單元及第四柵極驅(qū)動(dòng)單元都由信號(hào)采集模塊、反相器模塊、內(nèi)部輸出模塊及掃描輸出模塊構(gòu)成；
[0021]信號(hào)采集模塊由第一到第四晶體管構(gòu)成，第一晶體管漏極與信號(hào)采集口相連，源極與第二晶體管的漏極相連，柵極與第二晶體管的柵極、第一時(shí)鐘輸入口相連，第二晶體管的源極與第三晶體管漏極相連，作為采集信號(hào)存儲(chǔ)節(jié)點(diǎn)Q，第三晶體管的源極與第四晶體管的漏極相連，柵極與反相器輸出節(jié)點(diǎn)QB相連，第四晶體管的柵極與第二時(shí)鐘輸入口相連，源極與第一輸出口相連；
[0022]反相器模塊由第五及第六晶體管構(gòu)成，第五晶體管漏極與第一電源口相連，柵極與第一時(shí)鐘輸入口相連，源極與第六晶體管的漏極相連，作為反相輸出節(jié)點(diǎn)QB，第六晶體管柵極與采集信號(hào)存儲(chǔ)節(jié)點(diǎn)Q相連，源極與信號(hào)采集口相連；
[0023]內(nèi)部輸出模塊由第七到第九晶體管、第一存儲(chǔ)電容構(gòu)成，第七晶體管漏極與第九晶體管漏極、第二時(shí)鐘輸入口相連，柵極與采集信號(hào)存儲(chǔ)Q相連，源極與第八晶體管的漏極、第九晶體管的柵極、第一輸出口相連，第八晶體管的柵極與反向輸出節(jié)點(diǎn)QB相連，源極與第三電源口相連，第九晶體管源極與第一晶體管源極、第二晶體管漏極、第三晶體管源極及第四晶體管漏極相連，第一存儲(chǔ)電容一端與米集信號(hào)存儲(chǔ)節(jié)點(diǎn)Q相連，另一端與第一輸出口相連；
[0024]掃描輸出模塊由第十及第十一晶體管構(gòu)成，第十晶體管漏極與第三時(shí)鐘輸入口相連，柵極與采集信號(hào)存儲(chǔ)點(diǎn)Q相連，源極與第十一晶體管漏極、第二輸出口相連，第十一晶體管柵極與反相輸出節(jié)點(diǎn)QB相連，源極與第二電源口相連。
[0025]為了達(dá)到上述第二目的，本發(fā)明采用以下技術(shù)方案:
[0026]一種掃描器驅(qū)動(dòng)方法，第一時(shí)鐘CK1、第二時(shí)鐘CK2、第三時(shí)鐘CK3、第四時(shí)鐘CK4的脈沖寬度相同，占空比為37.5%，第五時(shí)鐘CK5、第六時(shí)鐘CK6、第七時(shí)鐘CK7、第八時(shí)鐘CK8的脈沖寬度相同，占空比為25%，第一時(shí)鐘CK1、第二時(shí)鐘CK2、第三時(shí)鐘CK3、第四時(shí)鐘CK4、第五時(shí)鐘CK5、第六時(shí)鐘CK6、第七時(shí)鐘CK7及第八時(shí)鐘CK8的周期T相同。
[0027]對(duì)于第一種柵極驅(qū)動(dòng)單元結(jié)構(gòu)，每一級(jí)柵極驅(qū)動(dòng)單元包括以下步驟:
[0028]采集存儲(chǔ)階段:第一時(shí)鐘口 CLKlL輸入高電壓VD，將第一晶體管Tl、第二晶體管T2及第五晶體管T5打開(kāi)，信號(hào)采集口 VI輸入高電平信號(hào)VD，并輸入到采集信號(hào)存儲(chǔ)點(diǎn)Q、第六晶體管T6的柵極及第一存儲(chǔ)電容Cl中，第六晶體管T6被打開(kāi)，反向輸出節(jié)點(diǎn)QB變?yōu)榈诙碗妷篤L，第九晶體管T9、第十晶體管TlO及第十二晶體管T12被關(guān)斷，第二時(shí)鐘口CLK2L及第三時(shí)鐘口 CLK2分別輸入第二低電壓VL及第一低電壓VS，第一輸出口 COUT及第二輸出口 OUT分別輸出第二低電壓VL及第一低電壓VS ;37.5%時(shí)鐘周期時(shí)間后，第一時(shí)鐘信號(hào)CLKlL變?yōu)榈诙碗妷篤L，將第一晶體管Tl、第二晶體管T2及第五晶體管T5關(guān)斷，信號(hào)采集口 VI輸入第二低電壓VL。此階段經(jīng)歷50%時(shí)鐘周期T時(shí)間。
[0029]信號(hào)輸出階段:第二時(shí)鐘口 CLK2L輸入高電壓VD,由于第一電容Cl的自舉作用，采集信號(hào)存儲(chǔ)點(diǎn)Q的電平跳變?yōu)榧s等于兩倍原來(lái)的高電平，第八晶體管T8及第十一晶體管Tll被充分打開(kāi)，第一輸出口 COUT輸出高電壓VD ;第十晶體管TlO被打開(kāi)，第二時(shí)鐘輸入口CLK2L高電壓被反饋回第一晶體管Tl源極、第二晶體管T2漏極、第三晶體管T3源極、第四晶體管T4漏極及第七晶體管Τ7的柵極，第七晶體管Τ7被打開(kāi)，反向輸出節(jié)點(diǎn)QB穩(wěn)定維持輸出第二低電壓VL ；6.25%周期時(shí)間后，第三時(shí)鐘口 CLK2輸入高電壓VD，第二輸出口 OUT輸出高電壓VD ;25%周期時(shí)間后，第三時(shí)鐘口 CLK2變?yōu)榈谝坏碗妷篤S，采集信號(hào)存儲(chǔ)點(diǎn)Q維持在自舉后的高電壓，第二輸出口 OUT輸出第一低電壓VS，存儲(chǔ)在行柵極的電荷通過(guò)第十一晶體管Tll釋放；6.25%周期時(shí)間后，第二時(shí)鐘口 CLK2L輸入第二低電壓VL，采集信號(hào)存儲(chǔ)點(diǎn)Q變?yōu)榕c第一階段相同的高電壓，第一輸出口 COUT輸出第二低電壓VL。此階段經(jīng)歷50%時(shí)鐘周期T時(shí)間。
[0030]重置階段:第一時(shí)鐘口 CLKlL輸入高電平信號(hào)VD，第一晶體管Tl、第二晶體管T2、第五晶體管T5被打開(kāi)，采集信號(hào)存儲(chǔ)點(diǎn)Q變?yōu)榈碗娖?，反向輸出?jié)點(diǎn)QB變?yōu)楦唠娖剑诎司w管T8、第十一晶體管Tll被關(guān)斷，第九晶體管T9、第十二晶體管T12被打開(kāi)，第一輸出口 COUT及第二輸出口 OUT分別維持輸出第二低電壓VL及第一低電壓VS。此階段持續(xù)到下一次信號(hào)米集口 VI輸入高電壓。
[0031]對(duì)于第二種柵極驅(qū)動(dòng)單元結(jié)構(gòu)，每一級(jí)柵極驅(qū)動(dòng)單元包括以下步驟:
[0032]采集存儲(chǔ)階段:第一時(shí)鐘口 CLKlL輸入高電壓VD，將第一晶體管Tl、第二晶體管T2及第五晶體管T5打開(kāi)，信號(hào)采集口 VI輸入高電平信號(hào)VD，并輸入到采集信號(hào)存儲(chǔ)點(diǎn)Q、第六晶體管T6的源極及第一存儲(chǔ)電容Cl中，第六晶體管T6被打開(kāi)，反向輸出節(jié)點(diǎn)QB維持高電壓，第二時(shí)鐘口 CLK2L及第三時(shí)鐘口 CLK2分別輸入第二低電壓VL及第一低電壓VS，第一輸出口 COUT及第二輸出 口 OUT分別輸出第二低電壓VL及第一低電壓VS ；37.5%時(shí)鐘周期T時(shí)間后，第一時(shí)鐘信號(hào)CLKlL變?yōu)榈诙碗奦L壓，將第一晶體管Tl、第二晶體管T2及第五晶體管T5關(guān)斷，信號(hào)采集口 VI輸入第二低電壓VL，反向輸出節(jié)點(diǎn)QB變成第二低電平VL，第三晶體管T3、第八晶體管T8及第十一晶體管Tll被關(guān)斷。此階段經(jīng)歷50%時(shí)鐘周期T時(shí)間。
[0033]信號(hào)輸出階段:第二時(shí)鐘口 CLK2L輸入高電壓VD,由于第一電容Cl的自舉作用，采集信號(hào)存儲(chǔ)點(diǎn)Q的電平跳變?yōu)榧s等于兩倍原來(lái)的高電平，第七晶體管T7及第十晶體管TlO被充分打開(kāi)，第一輸出口 COUT輸出高電壓VD ;第九晶體管T9被打開(kāi)，第二時(shí)鐘輸入口CLK2L高電壓被反饋回第一晶體管Tl源極、第二晶體管T2漏極、第三晶體管源極T3及第四晶體管漏T4 ；6.25%時(shí)鐘周期T時(shí)間后，第三時(shí)鐘口 CLK2輸入高電壓VD，第二輸出口 OUT輸出高電壓VD ;25%時(shí)鐘周期T時(shí)間后，第三時(shí)鐘口 CLK2變?yōu)榈谝坏碗妷篤S，采集信號(hào)存儲(chǔ)點(diǎn)Q維持在自舉后的高電壓，第二輸出口 OUT輸出第一低電壓VS，存儲(chǔ)在行柵極的電荷通過(guò)第十晶體管TlO釋放；6.25%時(shí)鐘周期T時(shí)間后，第二時(shí)鐘口 CLK2L輸入第二低電壓VL，采集信號(hào)存儲(chǔ)點(diǎn)Q變?yōu)榕c第一階段相同的高電壓，第一輸出口 COUT輸出第二低電壓VL。此階段經(jīng)歷50%時(shí)鐘周期T時(shí)間。
[0034]重置階段:第一時(shí)鐘口 CLKlL輸入高電平信號(hào)VD，第一晶體管Tl、第二晶體管T2、第五晶體管T5被打開(kāi)，采集信號(hào)存儲(chǔ)點(diǎn)Q變?yōu)榈碗娖?，反向輸出?jié)點(diǎn)QB變?yōu)楦唠娖剑谄呔w管T7、第十晶體管TlO被關(guān)斷，第八晶體管T8、第十一晶體管Tll被打開(kāi)，第一輸出口COUT及第二輸出口 OUT分別維持輸出第二低電壓VL及第一低電壓VS。此階段持續(xù)到下一次信號(hào)采集口 VI輸入高電壓。
[0035]本發(fā)明相對(duì)于現(xiàn)有技術(shù)具有如下的優(yōu)點(diǎn)及效果:
[0036](I)本發(fā)明的行驅(qū)動(dòng)器電路內(nèi)部新型反相器模塊不需要利用兩個(gè)TFT器件的電阻分壓功能來(lái)提供低電平輸出，器件的尺寸可以做得更小，有利于減少面積。同時(shí)，第二種新型反相器能避免從高電壓流經(jīng)TFT到低電壓的直流回路，大大降低了驅(qū)動(dòng)器的功耗。
[0037](2)本發(fā)明的驅(qū)動(dòng)方法利用37.5%占空比時(shí)序控制信號(hào)采集模塊、反相器模塊及內(nèi)部輸出模塊，能夠避免內(nèi)部出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)情況，增加電路的穩(wěn)定性和可靠性，有利于實(shí)現(xiàn)聞?lì)l顯不。
[0038](3)本發(fā)明的驅(qū)動(dòng)方法利用25%占空比時(shí)序控制掃描輸出模塊，能將對(duì)行柵極線的充電和放電功能集中到同一個(gè)TFT完成，減少了大尺寸TFT的應(yīng)用，利于減少面積。同時(shí)，充電和放電過(guò)程都充分利用了電路內(nèi)部自舉后的高電壓驅(qū)動(dòng)大尺寸TFT，減少延時(shí)效應(yīng)，有利于聞?lì)l顯不。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0039]圖1是本發(fā)明實(shí)施例中的行柵極掃描器結(jié)構(gòu)圖。
[0040]圖2是本發(fā)明實(shí)施例1中每一級(jí)驅(qū)動(dòng)單元的一種電路原理圖。
[0041]圖3是本發(fā)明實(shí)施例中圖2驅(qū)動(dòng)單元的工作波形圖。
[0042]圖4是本發(fā)明實(shí)施例2中每一級(jí)驅(qū)動(dòng)單元另外一種電路原理圖。
[0043]圖5是本發(fā)明實(shí)施例中圖4驅(qū)動(dòng)單元的工作波形圖。
[0044]圖6是本發(fā)明實(shí)施例中行柵極掃描器工作波形圖。
【具體實(shí)施方式】
[0045]下面結(jié)合實(shí)施例及附圖對(duì)本發(fā)明作進(jìn)一步詳細(xì)的描述，但本發(fā)明的實(shí)施方式不限于此。
[0046]實(shí)施例1
[0047]如圖1所示，一種行柵極掃描器，包括電源與時(shí)序控制模塊10、奇數(shù)行柵極驅(qū)動(dòng)陣列20及偶數(shù)行柵極驅(qū)動(dòng)陣列30，其中電源與時(shí)序控制模塊輸出信號(hào)包括高電壓VD、第一低電壓VS、第二低電壓VL、第一時(shí)鐘CK1、第二時(shí)鐘CK2、第三時(shí)鐘CK3、第四時(shí)鐘CK4、第五時(shí)鐘CK5、第六時(shí)鐘CK6、第七時(shí)鐘CK7、第八時(shí)鐘CK8、第一觸發(fā)時(shí)鐘VIl及第二觸發(fā)時(shí)鐘VI2，第一到第八時(shí)鐘信號(hào)的高電平與高電壓VD相等，其中第一時(shí)鐘CK1、第二時(shí)鐘CK2、第三時(shí)鐘CK3、第四時(shí)鐘CK4的低電平與第二低電壓VL相等，第五時(shí)鐘CK5、第六時(shí)鐘CK6、第七時(shí)鐘CK7、第八時(shí)鐘CK8的低電平與第一低電壓VS相等，其中第一低電壓VS高于第二低電壓VL0
[0048]所述的奇數(shù)行柵極驅(qū)動(dòng)陣列20由N級(jí)第一柵極驅(qū)動(dòng)單元與N級(jí)第二柵極驅(qū)動(dòng)單元交替相連組成，偶數(shù)行柵極驅(qū)動(dòng)陣列30由N級(jí)第二柵極驅(qū)動(dòng)單元與N級(jí)第四柵極驅(qū)動(dòng)單元交替相連組成，其中N為自然數(shù)。
[0049]所述的第一柵極驅(qū)動(dòng)單元、第二柵極驅(qū)動(dòng)單元、第三柵極驅(qū)動(dòng)單元及第四柵極驅(qū)動(dòng)單元都包括第一時(shí)鐘輸入口 CLK1L、第二時(shí)鐘輸入口 CLK2L、第三時(shí)鐘輸入口 CLK2、第一電源口 VDD、第二電源口 VSS、第三電源口 VSL、信號(hào)采集口 V1、第一輸出口 COUT及第二輸出口 0UT，每個(gè)柵極驅(qū)動(dòng)單元的第一電源口 VDD與高電壓VD相連，第二電源口 VSS與第一低電壓VS相連，第三電源口 VSL與第二低電壓VL相連，信號(hào)采集口 VI與陣列中相鄰上一級(jí)的第一輸出口 COUT相連，第一輸出口 COUT與陣列中相鄰下一級(jí)的信號(hào)采集口 VI相連，第二輸出口 OUT與顯示器中對(duì)應(yīng)的行柵極相連，其中，奇數(shù)行陣列的第一級(jí)第一柵極驅(qū)動(dòng)單元的信號(hào)采集口 VI與第一觸發(fā)時(shí)鐘VIl相連，偶數(shù)行陣列的第一級(jí)第二柵極驅(qū)動(dòng)單元的信號(hào)采集口 VI與第二觸發(fā)時(shí)鐘VI2相連。
[0050]所述的第一柵極驅(qū)動(dòng)單元的第一時(shí)鐘輸入口 CLK1L、第二時(shí)鐘輸入口 CLK2L、第三時(shí)鐘輸入口 CLK2分別與電源與時(shí)序控制模塊的第一時(shí)鐘CK1、第三時(shí)鐘CK3、第七時(shí)鐘CK7相連；
[0051]所述的第二柵極驅(qū)動(dòng)單元的第一時(shí)鐘輸入口 CLK1L、第二時(shí)鐘輸入口 CLK2L、第三時(shí)鐘輸入口 CLK2分別與電源與時(shí)序控制模塊的第二時(shí)鐘CK2、第四時(shí)鐘CK4、第八時(shí)鐘CK8相連；
[0052]所述的第三柵極驅(qū)動(dòng)單元的第一時(shí)鐘輸入口 CLK1L、第二時(shí)鐘輸入口 CLK2L、第三時(shí)鐘輸入口 CLK2分別與電源與時(shí)序控制模塊的第三時(shí)鐘CK3、第一時(shí)鐘CK1、第五時(shí)鐘CK5相連；[0053]所述的第四柵極驅(qū)動(dòng)單元的第一時(shí)鐘輸入口 CLK1L、第二時(shí)鐘輸入口 CLK2L、第三時(shí)鐘輸入口 CLK2分別與電源與時(shí)序控制模塊的第四時(shí)鐘CK4、第二時(shí)鐘CK2、第六時(shí)鐘CK6相連。
[0054]所述的第一柵極驅(qū)動(dòng)單元、第二柵極驅(qū)動(dòng)單元、第三柵極驅(qū)動(dòng)單元及第四柵極驅(qū)動(dòng)單元都由信號(hào)采集模塊、反相器模塊、內(nèi)部輸出模塊及掃描輸出模塊構(gòu)成。
[0055]如圖2所示，其中一種柵極驅(qū)動(dòng)單元電路結(jié)構(gòu)為:
[0056]信號(hào)采集模塊41由第一到第四晶體管構(gòu)成，第一晶體管Tl漏極與信號(hào)采集口 VI相連，源極與第二晶體管T2的漏極相連，柵極與第二晶體管T2的柵極、第一時(shí)鐘輸入口CLKlL相連，第二晶體管T2的源極與第三晶體管T3漏極相連，作為采集信號(hào)存儲(chǔ)節(jié)點(diǎn)Q，第三晶體管T3的源極與第四晶體管T4的漏極相連，柵極與第四晶體管T4的柵極及反相器輸出節(jié)點(diǎn)QB相連，第四晶體管T4的源極與第三電源口 VSSL相連；
[0057]反相器模塊42由第五到第七晶體管構(gòu)成，第五晶體管T5漏極與第一電源口 VDD相連，柵極與第一時(shí)鐘輸入口 CLlL相連，源極與第六晶體管T6的漏極、第七晶體管T7漏極相連，作為反相輸出節(jié)點(diǎn)QB，第六晶體管T6柵極與信號(hào)采集口 VI相連，源極與第三電源口VSSL相連，第七晶體管T7柵極與第十晶體管TlO源極相連，漏極與第三電源口 VSSL相連。
[0058]內(nèi)部輸出模塊43由第八到第十晶體管、第一存儲(chǔ)電容Cl構(gòu)成，第八晶體管T8漏極與第十晶體管TlO漏極、第二時(shí)鐘輸入口 CK2L相連，柵極與采集信號(hào)存儲(chǔ)Q相連，源極與第九晶體管T9的漏極、第十晶體管TlO的柵極、第一輸出口 COUT相連，第九晶體管T9的柵極與反向輸出節(jié)點(diǎn)QB相連，源極與第三電源口 VSSL相連，第十晶體管TlO源極與第一晶體管Tl源極、第二晶體管T2漏極、第三晶體管T3源極及第四晶體管T4漏極相連，第一存儲(chǔ)電容Cl 一端與采集信號(hào)存儲(chǔ)節(jié)點(diǎn)Q相連，另一端與第一輸出口 COUT相連；
[0059]掃描輸出模塊44由第十一及第十二晶體管構(gòu)成，第十一晶體管Tll漏極與第三時(shí)鐘輸入口 CK2相連，柵極與采集信號(hào)存儲(chǔ)點(diǎn)Q相連，源極與第十二晶體管T12漏極、第二輸出口 OUT相連，第十二晶體管T12柵極與反相輸出節(jié)點(diǎn)QB相連，源極與第二電源口 VSS相連。
[0060]請(qǐng)結(jié)合圖3和圖6。第一時(shí)鐘CK1、第二時(shí)鐘CK2、第三時(shí)鐘CK3、第四時(shí)鐘CK4的脈沖寬度相同，占空比為50%，第五時(shí)鐘CK5、第六時(shí)鐘CK6、第七時(shí)鐘CK7、第八時(shí)鐘CK8的脈沖寬度相同，占空比為25%，第一時(shí)鐘CK1、第二時(shí)鐘CK2、第三時(shí)鐘CK3、第四時(shí)鐘CK4的脈沖寬度是第五時(shí)鐘CK5、第六時(shí)鐘CK6、第七時(shí)鐘CK7、第八時(shí)鐘CK8的脈沖寬度的兩倍。
[0061]對(duì)于該柵極驅(qū)動(dòng)單元結(jié)構(gòu)，如圖3所示，每一級(jí)柵極驅(qū)動(dòng)單元包括以下步驟:
[0062]采集存儲(chǔ)階段:如圖3中tl時(shí)間段。第一時(shí)鐘口 CLKlL輸入高電壓VD，將第一晶體管Tl、第二晶體管T2及第五晶體管T5打開(kāi)，信號(hào)采集口 VI輸入高電平信號(hào)VD，并輸入到采集信號(hào)存儲(chǔ)點(diǎn)Q、第六晶體管T6的柵極及第一存儲(chǔ)電容Cl中，第六晶體管T6被打開(kāi)，反向輸出節(jié)點(diǎn)QB變?yōu)榈诙碗妷篤L，第九晶體管T9、第十晶體管TlO及第十二晶體管T12被關(guān)斷，第二時(shí)鐘口 CLK2L及第三時(shí)鐘口 CLK2分別輸入第二低電壓VL及第一低電壓VS，第一輸出口 COUT及第二輸出口 OUT分別輸出第二低電壓VL及第一低電壓VS ；37.5%時(shí)鐘周期時(shí)間后，第一時(shí)鐘信號(hào)CLKlL變?yōu)榈诙碗妷篤L，將第一晶體管Tl、第二晶體管T2及第五晶體管T5關(guān)斷，信號(hào)采集口 VI輸入第二低電壓VL。此階段經(jīng)歷50%時(shí)鐘周期T時(shí)間。
[0063]信號(hào)輸出階段:如圖3中t2時(shí)間段。第二時(shí)鐘口 CLK2L輸入高電壓VD,由于第一電容Cl的自舉作用，采集信號(hào)存儲(chǔ)點(diǎn)Q的電平跳變?yōu)榧s等于兩倍原來(lái)的高電平，第八晶體管T8及第十一晶體管Tll被充分打開(kāi)，第一輸出口 COUT輸出高電壓VD ;第十晶體管TlO被打開(kāi)，第二時(shí)鐘輸入口 CLK2L高電壓被反饋回第一晶體管Tl源極、第二晶體管T2漏極、第三晶體管T3源極、第四晶體管T4漏極及第七晶體管T7的柵極，第七晶體管T7被打開(kāi)，反向輸出節(jié)點(diǎn)QB穩(wěn)定維持輸出第二低電壓VL ；6.25%周期時(shí)間后，第三時(shí)鐘口 CLK2輸入高電壓VD，第二輸出口 OUT輸出高電壓VD ;25%周期時(shí)間后，第三時(shí)鐘口 CLK2變?yōu)榈谝坏碗妷篤S，采集信號(hào)存儲(chǔ)點(diǎn)Q維持在自舉后的高電壓，第二輸出口 OUT輸出第一低電壓VS，存儲(chǔ)在行柵極的電荷通過(guò)第十一晶體管Tll釋放；6.25%周期時(shí)間后，第二時(shí)鐘口 CLK2L輸入第二低電壓VL，采集信號(hào)存儲(chǔ)點(diǎn)Q變?yōu)榕c第一階段相同的高電壓，第一輸出口 COUT輸出第二低電壓VL。此階段經(jīng)歷50%時(shí)鐘周期T時(shí)間。
[0064]重置階段:如圖3中t3時(shí)間段。第一時(shí)鐘口 CLKlL輸入高電平信號(hào)VD，第一晶體管Tl、第二晶體管T2、第五晶體管T5被打開(kāi)，采集信號(hào)存儲(chǔ)點(diǎn)Q變?yōu)榈碗娖?，反向輸出?jié)點(diǎn)QB變?yōu)楦唠娖剑诎司w管T8、第十一晶體管Tll被關(guān)斷，第九晶體管T9、第十二晶體管T12被打開(kāi)，第一輸出口 COUT及第二輸出口 OUT分別維持輸出第二低電壓VL及第一低電壓VS0此階段持續(xù)到下一次信號(hào)采集口 VI輸入高電壓。
[0065]請(qǐng)結(jié)合圖1和圖6，奇數(shù)行柵極驅(qū)動(dòng)陣列與偶數(shù)行柵極驅(qū)動(dòng)陣列交替輸出柵極驅(qū)動(dòng)信號(hào)，逐行驅(qū)動(dòng)顯示器內(nèi)像素電路的柵極，實(shí)現(xiàn)顯示器每一幀圖像的顯示功能。
[0066]實(shí)施例2
[0067]本實(shí)施例的技術(shù)方案除了下述技術(shù)特征之外，其他技術(shù)特征與實(shí)施例1相同:
[0068]如圖4所示，所述的另外一種結(jié)構(gòu)的第一柵極驅(qū)動(dòng)單元、第二柵極驅(qū)動(dòng)單元、第三柵極驅(qū)動(dòng)單元及第四柵極驅(qū)動(dòng)單元都由信號(hào)采集模塊51、反相器模塊52、內(nèi)部輸出模塊53及掃描輸出模塊54構(gòu)成。其中:
[0069] 信號(hào)采集模塊51由第一到第四晶體管構(gòu)成，第一晶體管Tl漏極與信號(hào)采集口 VI相連，源極與第二晶體管T2的漏極相連，柵極與第二晶體管T2的柵極、第一時(shí)鐘輸入口CLKlL相連，第二晶體管T2的源極與第三晶體管T3漏極相連，作為采集信號(hào)存儲(chǔ)節(jié)點(diǎn)Q，第三晶體管T3的源極與第四晶體管T4的漏極相連，柵極與反相器輸出節(jié)點(diǎn)QB相連，第四晶體管T4的柵極與第二時(shí)鐘輸入口 CLK2L相連，源極與第一輸出口 COUT相連；[0070]反相器模塊52由第五及第六晶體管構(gòu)成，第五晶體管T5漏極與第一電源口 VDD相連，柵極與第一時(shí)鐘輸入口 CLKlL相連，源極與第六晶體管T6的漏極相連，作為反相輸出節(jié)點(diǎn)QB，第六晶體管T6柵極與采集信號(hào)存儲(chǔ)節(jié)點(diǎn)Q相連，源極與信號(hào)采集口 VI相連；反相器的創(chuàng)新工作方法如下:
[0071]只有當(dāng)?shù)谝粫r(shí)鐘口輸入高時(shí)，采集節(jié)點(diǎn)Q才輸入信號(hào)，當(dāng)Q輸入第二低電壓時(shí)，第六晶體管T6被關(guān)斷，輸出節(jié)點(diǎn)QB通過(guò)第五晶體管T5充電，輸出高電壓，當(dāng)Q輸入高電壓時(shí)，第五晶體管T5及第六晶體管T6被打開(kāi)，同時(shí)信號(hào)米集口輸入高電壓，輸出節(jié)點(diǎn)QB仍然輸出高電壓，只有當(dāng)?shù)谝粫r(shí)鐘口輸入第二低電壓，第五晶體管T5被關(guān)斷后，輸出節(jié)點(diǎn)QB才輸出第二低電壓。因此整個(gè)工作過(guò)程沒(méi)有產(chǎn)生直流電流回路，大大降低了功耗
[0072]內(nèi)部輸出模塊53由第七到第九晶體管、第一存儲(chǔ)電容Cl構(gòu)成，第七晶體管T7漏極與第九晶體管T9漏極、第二時(shí)鐘輸入口 CLK2L相連，柵極與采集信號(hào)存儲(chǔ)Q相連，源極與第八晶體管T8的漏極、第九晶體管T9的柵極、第一輸出口 COUT相連，第八晶體管T8的柵極與反向輸出節(jié)點(diǎn)QB相連，源極與第三電源口 VSL相連，第九晶體管T9源極與第一晶體管Tl源極、第二晶體管T2漏極、第三晶體管T3源極及第四晶體管T4漏極相連，第一存儲(chǔ)電容Cl 一端與采集信號(hào)存儲(chǔ)節(jié)點(diǎn)Q相連，另一端與第一輸出口 COUT相連；
[0073]掃描輸出模塊54由第十及第^ 晶體管構(gòu)成，第十晶體管TlO漏極與第三時(shí)鐘輸入口 CLK2相連，柵極與采集信號(hào)存儲(chǔ)點(diǎn)Q相連，源極與第十一晶體管Tll漏極、第二輸出口OUT相連，第十一晶體管Tll柵極與反相輸出節(jié)點(diǎn)QB相連，源極與第二電源口 VSS相連。
[0074]請(qǐng)結(jié)合圖5和圖6。第一時(shí)鐘CK1、第二時(shí)鐘CK2、第三時(shí)鐘CK3、第四時(shí)鐘CK4的脈沖寬度相同，占空比為50%，第五時(shí)鐘CK5、第六時(shí)鐘CK6、第七時(shí)鐘CK7、第八時(shí)鐘CK8的脈沖寬度相同，占空比為25%，第一時(shí)鐘CK1、第二時(shí)鐘CK2、第三時(shí)鐘CK3、第四時(shí)鐘CK4的脈沖寬度是第五時(shí)鐘CK5、第六時(shí)鐘CK6、第七時(shí)鐘CK7、第八時(shí)鐘CK8的脈沖寬度的兩倍，
[0075]對(duì)于上述驅(qū)動(dòng)單元，如圖5所示，每一級(jí)柵極驅(qū)動(dòng)單元包括以下步驟:
[0076]采集存儲(chǔ)階段:如圖5中tl時(shí)間段。第一時(shí)鐘口 CLKlL輸入高電壓VD，將第一晶體管Tl、第二晶體管T2及第五晶體管T5打開(kāi)，信號(hào)采集口 VI輸入高電平信號(hào)VD，并輸入到采集信號(hào)存儲(chǔ)點(diǎn)Q、第六晶體管T6的源極及第一存儲(chǔ)電容Cl中，第六晶體管T6被打開(kāi)，反向輸出節(jié)點(diǎn)QB維持高電壓，第二時(shí)鐘口 CLK2L及第三時(shí)鐘口 CLK2分別輸入第二低電壓VL及第一低電壓VS，第一輸出口 COUT及第二輸出口 OUT分別輸出第二低電壓VL及第一低電壓VS ;37.5%時(shí)鐘周期T時(shí)間后，第一時(shí)鐘信號(hào)CLKlL變?yōu)榈诙碗奦L壓，將第一晶體管Tl、第二晶體管T2及第五晶體管T5關(guān)斷，信號(hào)采集口 VI輸入第二低電壓VL，反向輸出節(jié)點(diǎn)QB變成第二低電平VL，第三晶體管T3、第八晶體管T8及第十一晶體管Tll被關(guān)斷。此階段經(jīng)歷50%時(shí)鐘周期T時(shí)間。
[0077]信號(hào)輸出階段:如圖5中t2時(shí)間段。第二時(shí)鐘口 CLK2L輸入高電壓VD,由于第一電容Cl的自舉作用，采集信號(hào)存儲(chǔ)點(diǎn)Q的電平跳變?yōu)榧s等于兩倍原來(lái)的高電平，第七晶體管T7及第十晶體管TlO被充分打開(kāi)，第一輸出口 COUT輸出高電壓VD ;第九晶體管T9被打開(kāi)，第二時(shí)鐘輸入口 CLK2L高電壓被反饋回第一晶體管Tl源極、第二晶體管T2漏極、第三晶體管源極T3及第四晶 體管漏T4 ；6.25%時(shí)鐘周期T時(shí)間后，第三時(shí)鐘口 CLK2輸入高電壓VD，第二輸出口 OUT輸出高電壓VD ;25%時(shí)鐘周期T時(shí)間后，第三時(shí)鐘口 CLK2變?yōu)榈谝坏碗妷篤S，采集信號(hào)存儲(chǔ)點(diǎn)Q維持在自舉后的高電壓，第二輸出口 OUT輸出第一低電壓VS，存儲(chǔ)在行柵極的電荷通過(guò)第十晶體管TlO釋放；6.25%時(shí)鐘周期T時(shí)間后，第二時(shí)鐘口 CLK2L輸入第二低電壓VL，采集信號(hào)存儲(chǔ)點(diǎn)Q變?yōu)榕c第一階段相同的高電壓，第一輸出口 COUT輸出第二低電壓VL。此階段經(jīng)歷50%時(shí)鐘周期T時(shí)間。
[0078]重置階段:如圖5中t3時(shí)間段。第一時(shí)鐘口 CLKlL輸入高電平信號(hào)VD，第一晶體管Tl、第二晶體管T2、第五晶體管T5被打開(kāi)，采集信號(hào)存儲(chǔ)點(diǎn)Q變?yōu)榈碗娖剑聪蜉敵龉?jié)點(diǎn)QB變?yōu)楦唠娖?，第七晶體管T7、第十晶體管TlO被關(guān)斷，第八晶體管T8、第十一晶體管Tll被打開(kāi)，第一輸出口 COUT及第二輸出口 OUT分別維持輸出第二低電壓VL及第一低電壓VS。此階段持續(xù)到下一次信號(hào)采集口 VI輸入高電壓。
[0079]上述實(shí)施例為本發(fā)明較佳的實(shí)施方式，但本發(fā)明的實(shí)施方式并不受上述實(shí)施例的限制，其他的任何未背離本發(fā)明的精神實(shí)質(zhì)與原理下所作的改變、修飾、替代、組合、簡(jiǎn)化，均應(yīng)為等效的置換方式，都包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種行柵極掃描器，其特征在于，包括電源與時(shí)序控制模塊、奇數(shù)行柵極驅(qū)動(dòng)陣列及偶數(shù)行柵極驅(qū)動(dòng)陣列，所述奇數(shù)行柵極驅(qū)動(dòng)陣列及偶數(shù)行柵極驅(qū)動(dòng)陣列分別和電源與時(shí)序控制模塊連接，其中電源與時(shí)序控制模塊輸出信號(hào)包括高電壓、第一低電壓、第二低電壓、第一時(shí)鐘、第二時(shí)鐘、第三時(shí)鐘、第四時(shí)鐘、第五時(shí)鐘、第六時(shí)鐘、第七時(shí)鐘、第八時(shí)鐘、第一觸發(fā)時(shí)鐘及第二觸發(fā)時(shí)鐘，第一到第八時(shí)鐘信號(hào)高電平與高電壓相等，其中第一時(shí)鐘、第二時(shí)鐘、第三時(shí)鐘、第四時(shí)鐘的低電平與第二低電壓相等，第五時(shí)鐘、第六時(shí)鐘、第七時(shí)鐘、第八時(shí)鐘的低電平與第一低電壓相等，其中第一低電壓高于第二低電壓。
2.根據(jù)權(quán)利要求1所述的行柵極掃描器，其特征在于，所述奇數(shù)行柵極驅(qū)動(dòng)陣列由N級(jí)第一柵極驅(qū)動(dòng)單元與N級(jí)第三柵極驅(qū)動(dòng)單元交替相連組成，偶數(shù)行柵極驅(qū)動(dòng)陣列由N級(jí)第二柵極驅(qū)動(dòng)單元與N級(jí)第四柵極驅(qū)動(dòng)單元交替相連組成，其中N為自然數(shù)。
3.根據(jù)權(quán)利要求2所述的行柵極掃描器，其特征在于，第一柵極驅(qū)動(dòng)單元、第二柵極驅(qū)動(dòng)單元、第三柵極驅(qū)動(dòng)單元及第四柵極驅(qū)動(dòng)單元都包括第一時(shí)鐘輸入口、第二時(shí)鐘輸入口、第三時(shí)鐘輸入口、第一電源口、第二電源口、第三電源口、信號(hào)采集口、第一輸出口及第二輸出口，每個(gè)柵極驅(qū)動(dòng)單元的第一電源口與高電壓相連，第二電源口與第一低電壓相連，第三電源口與第二低電壓相連，信號(hào)采集口與陣列中相鄰上一級(jí)的第一輸出口相連，第一輸出口與陣列中相鄰下一級(jí)的信號(hào)采集口相連，第二輸出口與顯示器中對(duì)應(yīng)的行柵極相連，另外，奇數(shù)行陣列的第一級(jí)第一柵極驅(qū)動(dòng)單元的信號(hào)采集口與第一觸發(fā)時(shí)鐘相連，偶數(shù)行陣列的第一級(jí)第二柵極驅(qū)動(dòng)單元的信號(hào)采集口與第二觸發(fā)時(shí)鐘相連。
4.根據(jù)權(quán)利要求3所述的行柵極掃描器，其特征在于，第一柵極驅(qū)動(dòng)單元的第一時(shí)鐘輸入口、第二時(shí)鐘輸入口、第三時(shí)鐘輸入口分別與電源與時(shí)序控制模塊的第一時(shí)鐘、第三時(shí)鐘、第七時(shí)鐘相連； 第二柵極驅(qū)動(dòng)單兀的第一時(shí)鐘輸入口、第二時(shí)鐘輸入口、第三時(shí)鐘輸入口分別與電源與時(shí)序控制模塊的第二時(shí)鐘、第四時(shí)鐘、第八時(shí)鐘相連； 第三柵極驅(qū)動(dòng)單兀的第一時(shí)鐘輸入口、第二時(shí)鐘輸入口、第三時(shí)鐘輸入口分別與電源與時(shí)序控制模塊的第三時(shí)鐘、第一時(shí)鐘、第五時(shí)鐘相連； 第四柵極驅(qū)動(dòng)單兀的第一時(shí)鐘輸入口、第二時(shí)鐘輸入口、第三時(shí)鐘輸入口分別與電源與時(shí)序控制模塊的第四時(shí)鐘、第二時(shí)鐘、第六時(shí)鐘相連。
5.根據(jù)權(quán)利要求2所述的行柵極掃描器，其特征在于，第一柵極驅(qū)動(dòng)單元、第二柵極驅(qū)動(dòng)單元、第三柵極驅(qū)動(dòng)單元及第四柵極驅(qū)動(dòng)單元都由信號(hào)采集模塊、反相器模塊、內(nèi)部輸出模塊及掃描輸出模塊構(gòu)成； 信號(hào)采集模塊由第一到第四晶體管構(gòu)成，第一晶體管漏極與信號(hào)采集口相連，源極與第二晶體管的漏極相連，柵極與第二晶體管的柵極、第一時(shí)鐘輸入口相連，第二晶體管的源極與第三晶體管漏極相連，作為采集信號(hào)存儲(chǔ)節(jié)點(diǎn)Q，第三晶體管的源極與第四晶體管的漏極相連，柵極與第四晶體管的柵極及反相器輸出節(jié)點(diǎn)QB相連，第四晶體管的源極與第三電源口相連； 反相器模塊由第五到第七晶體管構(gòu)成，第五晶體管漏極與第一電源口相連，柵極與第一時(shí)鐘輸入口相連，源極與第六晶體管的漏極、第七晶體管漏極相連，作為反相輸出節(jié)點(diǎn)QB,第六晶體管柵極與信號(hào)采集口相連，源極與第三電源口相連，第七晶體管柵極與第十晶體管源極相連，漏極與第三電源口相連；內(nèi)部輸出模塊由第八到第十晶體管、第一存儲(chǔ)電容構(gòu)成，第八晶體管漏極與第十晶體管漏極、第二時(shí)鐘輸入口相連，柵極與采集信號(hào)存儲(chǔ)Q相連，源極與第九晶體管的漏極、第十晶體管的柵極、第一輸出口相連，第九晶體管的柵極與反向輸出節(jié)點(diǎn)QB相連，源極與第三電源口相連，第十晶體管源極與第一晶體管源極、第二晶體管漏極、第三晶體管源極及第四晶體管漏極相連，第一存儲(chǔ)電容一端與米集信號(hào)存儲(chǔ)節(jié)點(diǎn)Q相連，另一端與第一輸出口相連； 掃描輸出模塊由第十一及第十二晶體管構(gòu)成，第十一晶體管漏極與第三時(shí)鐘輸入口相連，柵極與采集信號(hào)存儲(chǔ)點(diǎn)Q相連，源極與第十二晶體管漏極、第二輸出口相連，第十二晶體管柵極與反相輸出節(jié)點(diǎn)QB相連，源極與第二電源口相連。
6.根據(jù)權(quán)利要求2所述的行柵極掃描器，其特征在于，第一柵極驅(qū)動(dòng)單元、第二柵極驅(qū)動(dòng)單元、第三柵極驅(qū)動(dòng)單元及第四柵極驅(qū)動(dòng)單元都由信號(hào)采集模塊、反相器模塊、內(nèi)部輸出模塊及掃描輸出模塊構(gòu)成； 信號(hào)采集模塊由第一到第四晶體管構(gòu)成，第一晶體管漏極與信號(hào)采集口相連，源極與第二晶體管的漏極相連，柵極與第二晶體管的柵極、第一時(shí)鐘輸入口相連，第二晶體管的源極與第三晶體管漏極相連，作為采集信號(hào)存儲(chǔ)節(jié)點(diǎn)Q，第三晶體管的源極與第四晶體管的漏極相連，柵極與反相器輸出節(jié)點(diǎn)QB相連，第四晶體管的柵極與第二時(shí)鐘輸入口相連，源極與第一輸出口相連； 反相器模塊由第五及第六晶體管構(gòu)成，第五晶體管漏極與第一電源口相連，柵極與第一時(shí)鐘輸入口相連，源 極與第六晶體管的漏極相連，作為反相輸出節(jié)點(diǎn)QB，第六晶體管柵極與采集信號(hào)存儲(chǔ)節(jié)點(diǎn)Q相連，源極與信號(hào)采集口相連； 內(nèi)部輸出模塊由第七到第九晶體管、第一存儲(chǔ)電容構(gòu)成，第七晶體管漏極與第九晶體管漏極、第二時(shí)鐘輸入口相連，柵極與采集信號(hào)存儲(chǔ)Q相連，源極與第八晶體管的漏極、第九晶體管的柵極、第一輸出口相連，第八晶體管的柵極與反向輸出節(jié)點(diǎn)QB相連，源極與第三電源口相連，第九晶體管源極與第一晶體管源極、第二晶體管漏極、第三晶體管源極及第四晶體管漏極相連，第一存儲(chǔ)電容一端與米集信號(hào)存儲(chǔ)節(jié)點(diǎn)Q相連，另一端與第一輸出口相連； 掃描輸出模塊由第十及第十一晶體管構(gòu)成，第十晶體管漏極與第三時(shí)鐘輸入口相連，柵極與采集信號(hào)存儲(chǔ)點(diǎn)Q相連，源極與第十一晶體管漏極、第二輸出口相連，第十一晶體管柵極與反相輸出節(jié)點(diǎn)QB相連，源極與第二電源口相連。
7.根據(jù)權(quán)利要求5所述的行柵極掃描器的驅(qū)動(dòng)方法，其特征在于，第一時(shí)鐘、第二時(shí)鐘、第三時(shí)鐘、第四時(shí)鐘的脈沖寬度相同，占空比為37.5%，第五時(shí)鐘、第六時(shí)鐘、第七時(shí)鐘、第八時(shí)鐘的脈沖寬度相同，占空比為25%，第一時(shí)鐘、第二時(shí)鐘、第三時(shí)鐘、第四時(shí)鐘、第五時(shí)鐘、第六時(shí)鐘、第七時(shí)鐘及第八時(shí)鐘的周期相同； 每一級(jí)柵極驅(qū)動(dòng)單元包括以下步驟: 采集存儲(chǔ)階段:第一時(shí)鐘口輸入高電壓，將第一晶體管、第二晶體管及第五晶體管打開(kāi)，信號(hào)采集口輸入高電平信號(hào)，并輸入到采集信號(hào)存儲(chǔ)點(diǎn)Q、第六晶體管的柵極及第一存儲(chǔ)電容中，第六晶體管被打開(kāi)，反向輸出節(jié)點(diǎn)QB變?yōu)榈诙碗妷?，第九晶體管、第十晶體管及第十二晶體管被關(guān)斷，第二時(shí)鐘口及第三時(shí)鐘口分別輸入第二低電壓及第一低電壓，第一輸出口及第二輸出口分別輸出第二低電壓及第一低電壓；37.5%時(shí)鐘周期時(shí)間后,第一時(shí)鐘信號(hào)變?yōu)榈诙碗妷?，將第一晶體管、第二晶體管及第五晶體管關(guān)斷，信號(hào)采集口輸入第二低電壓，此階段經(jīng)歷50%時(shí)鐘周期時(shí)間； 信號(hào)輸出階段:第二時(shí)鐘口輸入高電壓，由于第一電容的自舉作用，采集信號(hào)存儲(chǔ)點(diǎn)Q的電平跳變?yōu)榧s等于兩倍原來(lái)的高電平，第八晶體管及第十一晶體管被充分打開(kāi)，第一輸出口輸出高電壓；第十晶體管被打開(kāi)，第二時(shí)鐘輸入口高電壓被反饋回第一晶體管源極、第二晶體管漏極、第三晶體管源極、第四晶體管漏及第七晶體管的柵極，第七晶體管被打開(kāi)，反向輸出節(jié)點(diǎn)QB穩(wěn)定維持輸出第二低電壓；6.25%時(shí)鐘周期時(shí)間后，第三時(shí)鐘口輸入高電壓，第二輸出口輸出高電壓；25%時(shí)鐘周期時(shí)間后,第三時(shí)鐘口變?yōu)榈谝坏碗妷?米集信號(hào)存儲(chǔ)點(diǎn)Q維持在自舉后的高電壓，第二輸出口輸出第一低電壓，存儲(chǔ)在行柵極的電荷通過(guò)第十一晶體管釋放；6.25%時(shí)鐘周期時(shí)間后，第二時(shí)鐘口輸入第二低電壓，采集信號(hào)存儲(chǔ)點(diǎn)Q變?yōu)榕c第一階段相同的高電壓，第一輸出口輸出第二低電壓，此階段經(jīng)歷50%時(shí)鐘周期時(shí)間； 重置階段:第一時(shí)鐘口輸入高電平信號(hào)，第一晶體管、第二晶體管、第五晶體管被打開(kāi)，采集信號(hào)存儲(chǔ)點(diǎn)Q變?yōu)榈碗娖?，反向輸出?jié)點(diǎn)QB變?yōu)楦唠娖?，第八晶體管、第十一晶體管被關(guān)斷，第九晶體管、第十二晶體管被打開(kāi)，第一輸出口及第二輸出口分別維持輸出第二低電壓及第一低電壓，此階段持續(xù)到下一次信號(hào)采集口輸入高電壓。
8.根據(jù)權(quán)利要求6所述的行柵極掃描器的驅(qū)動(dòng)方法，其特征在于，第一時(shí)鐘、第二時(shí)鐘、第三時(shí)鐘、第四時(shí)鐘的脈沖寬度相同，占空比為37.5%，第五時(shí)鐘、第六時(shí)鐘、第七時(shí)鐘、第八時(shí)鐘的脈沖寬度相同，占空比為25%，第一時(shí)鐘、第二時(shí)鐘、第三時(shí)鐘、第四時(shí)鐘、第五時(shí)鐘、第六時(shí)鐘、第七時(shí)鐘及第八時(shí)鐘的周期相同； 每一級(jí)柵極驅(qū)動(dòng)單元包括以下步驟: 采集存儲(chǔ)階段:第一時(shí)鐘口輸入高電壓，將第一晶體管、第二晶體管及第五晶體管打開(kāi)，信號(hào)采集口輸入高電平信號(hào)，并輸入到采集信號(hào)存儲(chǔ)點(diǎn)Q、第六晶體管的源極及第一存儲(chǔ)電容中，第六晶體管被打開(kāi)，反向輸出節(jié)點(diǎn)QB維持高電壓，第二時(shí)鐘口及第三時(shí)鐘口分別輸入第二低電壓及第一低電壓，第一輸出口及第二輸出口分別輸出第二低電壓及第一低電壓；37.5%時(shí)鐘周期時(shí)間后，第一時(shí)鐘信號(hào)變?yōu)榈诙碗妷?，將第一晶體管、第二晶體管及第五晶體管關(guān)斷，信號(hào)采集口輸入第二低電壓，反向輸出節(jié)點(diǎn)QB變成第二低電平，第三晶體管、第八晶體管及第十一晶體管被關(guān)斷，此階段經(jīng)歷50%時(shí)鐘周期時(shí)間； 信號(hào)輸出階段:第二時(shí)鐘口輸入高電壓，由于第一電容的自舉作用，采集信號(hào)存儲(chǔ)點(diǎn)Q的電平跳變?yōu)榧s等于兩倍原來(lái)的高電平，第七晶體管及第十晶體管被充分打開(kāi)，第一輸出口輸出高電壓；第九晶體管被打開(kāi)，第二時(shí)鐘輸入口高電壓被反饋回第一晶體管源極、第二晶體管漏極、第三晶體管源極及第四晶體管漏；6.25%時(shí)鐘周期時(shí)間后，第三時(shí)鐘口輸入高電壓，第二輸出口輸出高電壓；25%時(shí)鐘周期時(shí)間后，第三時(shí)鐘口變?yōu)榈谝坏碗妷?，采集信?hào)存儲(chǔ)點(diǎn)Q維持在自舉后的高電壓，第二輸出口輸出第一低電壓，存儲(chǔ)在行柵極的電荷通過(guò)第十晶體管釋放；6.25%時(shí)鐘周期時(shí)間后，第二時(shí)鐘口輸入第二低電壓，采集信號(hào)存儲(chǔ)點(diǎn)Q變?yōu)榕c第一階段相同的高電壓，第一輸出口輸出第二低電壓，此階段經(jīng)歷50%時(shí)鐘周期時(shí)間； 重置階段:第一時(shí)鐘口輸入高電平信號(hào)，第一晶體管、第二晶體管、第五晶體管被打開(kāi)，采集信號(hào)存儲(chǔ)點(diǎn)Q變?yōu)榈碗娖剑聪蜉敵龉?jié)點(diǎn)QB變?yōu)楦唠娖?，第七晶體管、第十晶體管被關(guān)斷，第八晶體管、第i 晶體管被打開(kāi)，第一輸出口及第二輸出口分別維持輸出第二低電壓及第一低電壓，此階段持續(xù)到下一次信號(hào)采集口輸入高電壓 。
【文檔編號(hào)】G09G3/20GK103943058SQ201410175542
【公開(kāi)日】2014年7月23日 申請(qǐng)日期:2014年4月28日 優(yōu)先權(quán)日:2014年4月28日
【發(fā)明者】吳為敬, 李冠明, 夏興衡, 張立榮, 周雷, 徐苗, 王磊, 彭俊彪 申請(qǐng)人:華南理工大學(xué), 廣州新視界光電科技有限公司