專利名稱：移位寄存器和陣列基板柵極驅(qū)動(dòng)電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及顯示器技術(shù)領(lǐng)域，尤其涉及一種移位寄存器和由這些移位寄存器級(jí)聯(lián)構(gòu)成的陣列基板柵極驅(qū)動(dòng)(Gate Drive on Array,簡(jiǎn)稱GOA)電路。
背景技術(shù)：
GOA技術(shù)是液晶面板的柵極驅(qū)動(dòng)技術(shù)之一，其基本概念是將液晶面板的柵極驅(qū)動(dòng)電路集成在陣列基板上，形成對(duì)液晶面板的掃描驅(qū)動(dòng)。相比傳統(tǒng)的將芯片固定于柔性印刷電路上的C0F(Chip On Flexible Printed Circuit)和將芯片固定于玻璃上的C0G(Chipon Glass)工藝，GOA技術(shù)不僅節(jié)省了成本，而且液晶面板可以做到兩邊對(duì)稱的美觀設(shè)計(jì)，也省去了柵極驅(qū)動(dòng)電路的焊接(bonding)區(qū)域以及扇出(fan-out)布線空間，實(shí)現(xiàn)窄邊框的設(shè)計(jì)；同時(shí)由于可以省去柵極方向焊接的工藝，對(duì)產(chǎn)能和良率提升也較有利。但是相比COF和COG技術(shù)，GOA技術(shù)的設(shè)計(jì)存在一定的問題，例如由于a-Si長(zhǎng)期工作閾值電壓偏移 帶來(lái)的電路壽命問題等。此外，由于a-Si的遷移率較低，為了滿足電路中一些薄膜晶體管(Thin Film Transistor,簡(jiǎn)稱TFT)較高Ion (TFT的開態(tài)電流)的要求,只能通過增大TFT的溝道寬度來(lái)滿足，這樣會(huì)帶來(lái)空間上的尺寸增加和功耗的增加。在實(shí)際產(chǎn)品的GOA設(shè)計(jì)中，如何使用最少的電路元器件來(lái)實(shí)現(xiàn)移位寄存功能，并且保證功耗低、長(zhǎng)期穩(wěn)定工作，是GOA設(shè)計(jì)的關(guān)鍵問題。圖I是傳統(tǒng)的GOA電路中的單個(gè)移位寄存器的電路圖。如圖I所示，該移位寄存器為12T1C結(jié)構(gòu)，即包括12個(gè)TFT (即，第一薄膜晶體管Ml 第六薄膜晶體管M6和第八薄膜晶體管M8 第十三薄膜晶體管M13)和I個(gè)電容(B卩，電容Cl)。以下，為簡(jiǎn)化描述，僅用字符和數(shù)字標(biāo)號(hào)表不薄膜晶體管，比如，第一薄膜晶體管Ml僅用標(biāo)號(hào)Ml表第一電容Cl僅用標(biāo)號(hào)Cl表不。圖I所示移位寄存器的結(jié)構(gòu)具體如下M1的柵極和源極均與信號(hào)輸入端(INPUT)連接，漏極與第一節(jié)點(diǎn)(即，I3U節(jié)點(diǎn))連接；M2的柵極與復(fù)位信號(hào)輸入端(RESET)連接，源極與第一節(jié)點(diǎn)(即，I3U節(jié)點(diǎn))連接，漏極與低電平直流信號(hào)源(VSS)連接；M3的柵極與第一節(jié)點(diǎn)(即，I3U節(jié)點(diǎn))連接，源極與第一時(shí)鐘信號(hào)輸入端(CLK)連接，漏極與信號(hào)輸出端(OUTPUT)連接；M4的柵極與RESET連接，源極與OUTPUT連接，漏極與VSS連接；M5的源極與第二時(shí)鐘信號(hào)輸入端(CLKB)連接，漏極與第二節(jié)點(diǎn)(即，H)節(jié)點(diǎn))連接；M6的柵極與第一節(jié)點(diǎn)(即，PU節(jié)點(diǎn))連接，源極與第二節(jié)點(diǎn)(S卩，H)節(jié)點(diǎn))連接，漏極與VSS連接；M8的柵極與第一節(jié)點(diǎn)(即，I3U節(jié)點(diǎn))連接，源極與M5的柵極連接，漏極與VSS連接；M9的柵極和源極均與CLKB連接，漏極與M5的柵極連接；M10的柵極與第二節(jié)點(diǎn)(即，PD節(jié)點(diǎn))連接，源極與第一節(jié)點(diǎn)(即，I3U節(jié)點(diǎn))連接，漏極與VSS連接；M11的柵極與MlO的柵極連接，源極與OUTPUT連接，漏極與VSS連接；M12的柵極與CLKB連接，源極與OUTPUT連接，漏極與VSS連接；M13的柵極與CLKB連接，源極與INPUT連接，漏極與第一節(jié)點(diǎn)(S卩，I3U節(jié)點(diǎn))連接；C1串聯(lián)在第一節(jié)點(diǎn)(S卩，I3U節(jié)點(diǎn))與OUTPUT之間。其中，CLKB輸入的時(shí)鐘信號(hào)為CLK輸入的時(shí)鐘信號(hào)的反相信號(hào)。[0005]圖2是由圖I所示移位寄存器級(jí)聯(lián)構(gòu)成的GOA電路的電路圖。如圖2所示，第N-I級(jí)移位寄存器的OUTPUT連接至第N級(jí)移位寄存器的INPUT，第N+1級(jí)移位寄存器的OUTPUT連接至第N級(jí)移位寄存器的RESET。也就是說(shuō)，除去第一級(jí)移位寄存器和最后一級(jí)移位寄存器，中間的每級(jí)移位寄存器的OUTPUT輸出的信號(hào)既用作上一級(jí)移位寄存器的復(fù)位信號(hào)，又用作下一級(jí)移位寄存器的輸入信號(hào)。第一級(jí)移位寄存器的信號(hào)輸入端連接至初始脈沖信號(hào)，信號(hào)輸出端連接至下一級(jí)移位寄存器的信號(hào)輸入端。最后一級(jí)移位寄存器的復(fù)位信號(hào)輸入端連接至用于產(chǎn)生最后一級(jí)的復(fù)位信號(hào)的電路，信號(hào)輸出端連接至上一級(jí)移位寄存器的復(fù)位信號(hào)輸入端。相鄰兩級(jí)移位寄存器的第一時(shí)鐘信號(hào)輸入端輸入的時(shí)鐘信號(hào)互為反相，第二時(shí)鐘信號(hào)輸入端輸入的時(shí)鐘信號(hào)互為反相。以下，對(duì)圖I所示移位寄存器和圖2所示GOA電路的工作原理進(jìn)行分析。首先，使用Ml M4和Cl實(shí)現(xiàn)最基本的移位寄存功能。在置位階段，INPUT信號(hào)為高時(shí)，Ml導(dǎo)通，對(duì)I3U節(jié)點(diǎn)充電，當(dāng)CLK信號(hào)為高時(shí)，M3導(dǎo)通，OUTPUT輸出CLK的脈沖，同時(shí)Cl的自舉(bootstrapping)作用將PU節(jié)點(diǎn)進(jìn)一步拉高。之后在復(fù)位階段,復(fù)位信號(hào)(下行*輸出)將M2和M4開啟，對(duì)PU節(jié)點(diǎn)和OUT節(jié)點(diǎn)放電。這種4T1C (即，4個(gè)TFT加上I個(gè)電容)電路有很大的缺陷，即M3的寄生電容會(huì)導(dǎo)致有較大的功耗和噪聲。為解決上述問題，圖I所示結(jié)構(gòu)在4T1C基礎(chǔ)上增加M5、M6、M8和M9這4個(gè)TFT，控制ro節(jié)點(diǎn)的電壓，進(jìn)而通過MlO和Mll對(duì)PU節(jié)點(diǎn)和OUT節(jié)點(diǎn)放電；M12用來(lái)輔助抑制OUTPUT的噪聲，M13輔助PU節(jié)點(diǎn)的充電和放電。這種12T1C電路的缺陷在于如果INPUT信號(hào)由于延遲產(chǎn)生變形，那么通過晶體管輸入到PU節(jié)點(diǎn)的信號(hào)會(huì)變差，并且由于輸出負(fù)載很大，會(huì)使得OUTPUT的輸出信號(hào)變形。當(dāng)很多個(gè)這樣的移位寄存器級(jí)聯(lián)時(shí)，由于中間的每級(jí)移位寄存器的OUTPUT輸出的信號(hào)既用作下一級(jí)移位寄存器的INPUT輸入信號(hào)，又用作上一級(jí)移位寄存器的RESET輸入信號(hào)，所以中間每個(gè)移位寄存器的OUTPUT輸出信號(hào)變形會(huì)導(dǎo)致上一級(jí)移位寄存器的INPUT輸入信號(hào)和下一級(jí)移位寄存器的RESET輸入信號(hào)發(fā)生變形。級(jí)聯(lián)的移位寄存器的INPUT輸入信號(hào)和RESET輸入信號(hào)的變形持續(xù)惡化，最終導(dǎo)致整個(gè)GOA電路的輸出異常。
發(fā)明內(nèi)容為了解決上述問題，本實(shí)用新型提供一種移位寄存器和由這些移位寄存器級(jí)聯(lián)構(gòu)成的GOA電路，以解決由于INPUT信號(hào)延遲變形而導(dǎo)致移位寄存器的OUTPUT輸出信號(hào)變形和整個(gè)GOA電路的輸出異常的問題。為了實(shí)現(xiàn)以上目的，本實(shí)用新型提供的移位寄存器包括第二薄膜晶體管，其柵極與復(fù)位信號(hào)輸入端連接，源極與第一節(jié)點(diǎn)連接，漏極與低電平直流信號(hào)源連接；第三薄膜晶體管，其柵極與第一節(jié)點(diǎn)連接，源極與第一時(shí)鐘信號(hào)輸入端連接，漏極與信號(hào)輸出端連接；第四薄膜晶體管，其柵極與復(fù)位信號(hào)輸入端連接，源極與信號(hào)輸出端連接，漏極與低電平直流信號(hào)源連接；第五薄膜晶體管，其源極與第二時(shí)鐘信號(hào)輸入端連接，漏極與第二節(jié)點(diǎn)連接；第六薄膜晶體管，其柵極與第一節(jié)點(diǎn)連接，源極與第二節(jié)點(diǎn)連接，漏極與低電平直流信號(hào)源連接；第八薄膜晶體管，其柵極與第一節(jié)點(diǎn)連接，源極與第五薄膜晶體管的柵極連接，漏極與低電平直流信號(hào)源連接；第九薄膜晶體管，其柵極和源極均與第二時(shí)鐘信號(hào)輸入端連接，漏極與第五薄膜晶體管的柵極連接；第十薄膜晶體管，其柵極與第二節(jié)點(diǎn)連接，源極與第一節(jié)點(diǎn)連接，漏極與低電平直流信號(hào)源連接；第十一薄膜晶體管，其柵極與第十薄膜晶體管的柵極連接，源極與信號(hào)輸出端連接，漏極與低電平直流信號(hào)源連接；第十二薄膜晶體管，其柵極與第二時(shí)鐘信號(hào)輸入端連接，源極與信號(hào)輸出端連接，漏極與低電平直流信號(hào)源連接；第十三薄膜晶體管，其柵極與第二時(shí)鐘信號(hào)輸入端連接，源極與信號(hào)輸入端連接，漏極與第一節(jié)點(diǎn)連接；第一電容，其串聯(lián)在第一節(jié)點(diǎn)與信號(hào)輸出端之間，其中，第二時(shí)鐘信號(hào)輸入端輸入的時(shí)鐘信號(hào)為第一時(shí)鐘信號(hào)輸入端輸入的時(shí)鐘信號(hào)的反相信號(hào)，其特征在于，還包括第一薄膜晶體管，其柵極與信號(hào)輸入端連接，源極與第一節(jié)點(diǎn)連接，漏極與高電平直流信號(hào)源連接。另外，本實(shí)用新型提供由上述移位寄存器級(jí)聯(lián)構(gòu)成的GOA電路，級(jí)聯(lián)方式與現(xiàn)有技術(shù)相同。本實(shí)用新型的有益效果是可改善移位寄存器中通過晶體管輸入到節(jié)點(diǎn)的信號(hào)，從而改善移位寄存器的OUTPUT輸出信號(hào)，以避免由于INPUT信號(hào)延遲變形而導(dǎo)致的OUPUT輸出異常，進(jìn)而避免整個(gè)GOA電路的輸出異常。

圖I是傳統(tǒng)的GOA電路中的單個(gè)移位寄存器的電路圖；圖2是傳統(tǒng)的由圖I所示移位寄存器級(jí)聯(lián)構(gòu)成的GOA電路的電路圖；圖3是本實(shí)用新型的移位寄存器的電路圖。
具體實(shí)施方式
以下，將參照附圖和實(shí)施例對(duì)本實(shí)用新型進(jìn)行詳細(xì)描述。圖3是本實(shí)用新型的移位寄存器的電路圖。對(duì)比圖3和圖I可知，本實(shí)用新型對(duì)傳統(tǒng)的12T1C結(jié)構(gòu)的GOA移位寄存器的改進(jìn)之處在于增加了一條連接至一個(gè)高電平直流信號(hào)源(VDD)的信號(hào)線，并改變了 Ml的漏極和源極的連接方式，具體地講，Ml的柵極連接至INPUT，源極連接至與第一節(jié)點(diǎn)(即，I3U節(jié)點(diǎn))，漏極通過該增加的信號(hào)線連接至VDD。VDD可取20-40V之間。另外，本實(shí)用新型還提供一種GOA電路，其由本實(shí)用新型所提供的移位寄存器級(jí)聯(lián)構(gòu)成，其級(jí)聯(lián)方式與圖2所示GOA電路的級(jí)聯(lián)方式相同。因此，這里省略其描述。按照本實(shí)用新型的連接方式，可改善移位寄存器中通過晶體管輸入到節(jié)點(diǎn)的信號(hào)，從而改善移位寄存器的OUTPUT輸出信號(hào)，以避免由于INPUT信號(hào)延遲變形而導(dǎo)致的OUPUT輸出異常，進(jìn)而避免整個(gè)GOA電路的輸出異常。以上已參照附圖和實(shí)施例對(duì)本實(shí)用新型進(jìn)行了詳細(xì)描述，但是，應(yīng)該理解，本實(shí)用新型并不限于以上所公開的示例性實(shí)施例。應(yīng)該給予權(quán)利要求以最廣泛的解釋，以涵蓋所公開的示例性實(shí)施例的所有變型、等同結(jié)構(gòu)和功能。
權(quán)利要求1.一種移位寄存器，包括 第二薄膜晶體管，其柵極與復(fù)位信號(hào)輸入端連接，源極與第一節(jié)點(diǎn)連接，漏極與低電平直流信號(hào)源連接； 第三薄膜晶體管，其柵極與第一節(jié)點(diǎn)連接，源極與第一時(shí)鐘信號(hào)輸入端連接，漏極與信號(hào)輸出端連接； 第四薄膜晶體管，其柵極與復(fù)位信號(hào)輸入端連接，源極與信號(hào)輸出端連接，漏極與低電平直流信號(hào)源連接； 第五薄膜晶體管，其源極與第二時(shí)鐘信號(hào)輸入端連接，漏極與第二節(jié)點(diǎn)連接； 第六薄膜晶體管，其柵極與第一節(jié)點(diǎn)連接，源極與第二節(jié)點(diǎn)連接，漏極與低電平直流信號(hào)源連接； 第八薄膜晶體管，其柵極與第一節(jié)點(diǎn)連接，源極與第五薄膜晶體管的柵極連接，漏極與低電平直流信號(hào)源連接； 第九薄膜晶體管，其柵極和源極均與第二時(shí)鐘信號(hào)輸入端連接，漏極與第五薄膜晶體管的柵極連接； 第十薄膜晶體管，其柵極與第二節(jié)點(diǎn)連接，源極與第一節(jié)點(diǎn)連接，漏極與低電平直流信號(hào)源連接； 第十一薄膜晶體管，其柵極與第十薄膜晶體管的柵極連接，源極與信號(hào)輸出端連接，漏極與低電平直流信號(hào)源連接； 第十二薄膜晶體管，其柵極與第二時(shí)鐘信號(hào)輸入端連接，源極與信號(hào)輸出端連接，漏極與低電平直流信號(hào)源連接； 第十三薄膜晶體管，其柵極與第二時(shí)鐘信號(hào)輸入端連接，源極與信號(hào)輸入端連接，漏極與第一節(jié)點(diǎn)連接； 第一電容，其串聯(lián)在第一節(jié)點(diǎn)與信號(hào)輸出端之間， 其中，第二時(shí)鐘信號(hào)輸入端輸入的時(shí)鐘信號(hào)為第一時(shí)鐘信號(hào)輸入端輸入的時(shí)鐘信號(hào)的反相信號(hào)， 其特征在于，還包括 第一薄膜晶體管，其柵極與信號(hào)輸入端連接，源極與第一節(jié)點(diǎn)連接，漏極與高電平直流信號(hào)源連接。
2.—種陣列基板柵極驅(qū)動(dòng)電路，其包括級(jí)聯(lián)的權(quán)利要求I所述的移位寄存器，其中， 第一級(jí)移位寄存器的信號(hào)輸入端連接至初始脈沖信號(hào)，信號(hào)輸出端連接至下一級(jí)移位寄存器的信號(hào)輸入端，以及 最后一級(jí)移位寄存器的復(fù)位信號(hào)輸入端連接至用于產(chǎn)生最后一級(jí)的復(fù)位信號(hào)的電路，信號(hào)輸出端連接至上一級(jí)移位寄存器的復(fù)位信號(hào)輸入端，以及 除第一級(jí)移位寄存器和最后一級(jí)移位寄存器之外的其余每個(gè)寄存器的信號(hào)輸出端連接至下一級(jí)移位寄存器的信號(hào)輸入端，并連接至上一級(jí)移位寄存器的復(fù)位信號(hào)輸入端，以及 相鄰兩級(jí)移位寄存器的第一時(shí)鐘信號(hào)輸入端輸入的時(shí)鐘信號(hào)互為反相，第二時(shí)鐘信號(hào)輸入端輸入的時(shí)鐘信號(hào)互為反相。
專利摘要本實(shí)用新型提供一種移位寄存器和陣列基板柵極驅(qū)動(dòng)電路。本實(shí)用新型所提供的移位寄存器在傳統(tǒng)的12T1C結(jié)構(gòu)的GOA移位寄存器的基礎(chǔ)上增加了一條連接至一個(gè)高電平直流信號(hào)源(VDD)的信號(hào)線，并將其中的第一薄膜晶體管M1的漏極通過增加的信號(hào)線連接至VDD，源極連接至PU節(jié)點(diǎn)。通過這種連接方式，可改善通過薄膜晶體管輸入到PU節(jié)點(diǎn)的信號(hào)，從而可避免由于信號(hào)輸入端(INPUT)信號(hào)延遲變形而導(dǎo)致的信號(hào)輸出端(OUPUT)輸出異常，進(jìn)而避免整個(gè)GOA電路的輸出異常。
文檔編號(hào)G09G3/36GK202434192SQ20122000541
公開日2012年9月12日 申請(qǐng)日期2012年1月6日 優(yōu)先權(quán)日2012年1月6日
發(fā)明者孫陽(yáng) 申請(qǐng)人:京東方科技集團(tuán)股份有限公司