專利名稱：移位寄存器單元、移位寄存器電路、陣列基板及顯示器件的制作方法
技術領域：
本發(fā)明涉及液晶顯示器制造領域，尤其涉及移位寄存器單元、移位寄存器電路、陣列基板及顯示器件。
背景技術：
近些年來顯示器的發(fā)展呈現(xiàn)出了高集成度，低成本的發(fā)展趨勢。其中一項非常重要的技術就是GOA (Gate Driver on Array,陣列基板行驅動)的技術量產化的實現(xiàn)。利用GOA技術將柵極開關電路集成在顯示面板的陣列基板上以形成對顯示面板的掃描驅動，從而可以省掉柵極驅動集成電路部分，其不僅可以從材料成本和制作工藝兩方面降低產品成本，而且顯示面板可以做到兩邊對稱和窄邊框的美觀設計。同時由于可以省去Gate方向Bonding的工藝，對產能和良率提升也較有利。這種利用GOA技術集成在陣列基板上的柵極開關電路也稱為GOA電路或移位寄存器電路。另外在目如Mobile廣品的設計中，雙向掃描 的GOA電路已經成為客戶需求的重點。其中，雙向掃描的移位寄存器電路包括若干個移位寄存器單元，每一移位寄存器單元對應一條柵線，具體的出第一移位寄存單元和最后的一個移位寄存單元以外，每一移位寄存器單元的輸出端連接一條柵線；且一移位寄存器單元的輸出端連接下一移位寄存器單兀的輸入端。傳統(tǒng)的雙向掃描移位寄存器電路中的每一移位寄存器單兀為10TFT(ThinFilm Transistor,薄膜場效應晶體管)ICap (電容)結構。發(fā)明人發(fā)現(xiàn)該結構的移位寄存器中由于柵線驅動TFT存在較大寄生電容，當STV (幀起始)信號輸入時，柵線驅動TFT的柵極電壓被與柵線驅動TFT源極的信號時鐘拉高，從而導致移位寄存單元的輸出信號被電容耦合而產生異常輸出，進而導致顯示面板的H-Iine現(xiàn)象發(fā)生即顯示面板在正常點亮時，在灰階狀態(tài)下橫向出現(xiàn)明暗線交替的現(xiàn)象。

發(fā)明內容
本發(fā)明的實施例提供一種移位寄存器單元、移位寄存器電路、陣列基板及顯示器件，能夠避免幀起始信號到來時時鐘信號造成移位寄存單元柵掃描電壓的異常輸出從而造成的顯示器件在正常點亮時，在灰階狀態(tài)下橫向出現(xiàn)明暗線交替的現(xiàn)象。為達到上述目的，本發(fā)明的實施例采用如下技術方案—方面，本發(fā)明實施例提供一種移位寄存器單兀，包括—電容，具有兩極，其中第一極與輸出端連接；第一晶體管，該第一晶體管的柵極連接信號輸入端，該第一晶體管的源極連接第一電平端，該第一晶體管的漏極連接所述電容的第二極；第二晶體管，該第二晶體管的柵極連接復位端，該第二晶體管的源極連接所述第一晶體管的漏極，該第二晶體管的漏極連接第二電平端；第三晶體管，該第三晶體管的柵極連接所述第一晶體管的漏極，該第三晶體管的源極連接第一時鐘信號端，該第三晶體管的漏極連接所述輸出端；
第四晶體管，該第四晶體管的柵極連接第二時鐘信號端，該第四晶體管的源極連接所述輸出端，該第四晶體管的漏極連接低電平端；第五晶體管，該第五晶體管的源極連接所述第二晶體管的源極，該第五晶體管的漏極連接所述低電平端；第六晶體管，該第六晶體管的柵極連接所述第五晶體管的柵極，該第六晶體管的源極連接所述第四晶體管的源極，該第六晶體管的漏極連接所述第四晶體管的漏極；電壓下拉控制模塊，該電壓下拉控制模塊連接所述第二時鐘信號端、所述低電平端、所述第五晶體管的柵極、所述第一晶體管的漏極、幀起始信號端和第三電平端；其中，所述電壓下拉控制模塊的幀起始信號端和第三電平端同時輸入高電平時，所述電壓下拉控制模塊在所述第五晶體管的柵極輸出高電平，此時所述第五晶體管處于導通狀態(tài)以此拉低所 述的第三晶體管的柵極電壓；同時所述第六晶體管也處于導通狀態(tài)以此拉低所述輸出端電壓。另一方面，本發(fā)明實施例提供一種移位寄存器電路，包括串聯(lián)的多個上述移位寄存器單元，除第一個移位寄存器單元和最后一個移位寄存器單元外，其余每個移位寄存器單元的輸出端連接與其相鄰的下一個移位寄存器單元的信號輸入端，所述其余每個移位寄存器單元的復位端連接與其相鄰的下一個移位寄存器單元的輸出端，所述其余每個移位寄存器單元的幀起始信號端與所述第三電平端連接；所述第一個移位寄存器的第三電平端連接所述第二電平端，所述第一個移位寄存器的復位端連接與其相鄰的下一個移位寄存器單元的輸出端，且所述最后一個移位寄存單元的第三電平端連接所述第一電平端。再一方面，本發(fā)明實施例提供一種陣列基板，在所述陣列基板上形成有移位寄存器電路；所述移位寄存器電路為上述的移位寄存器電路。又一方面，本發(fā)明實施例提供一種顯示器件，包括顯示區(qū)域，具有用于顯示圖像的多個像素；移位寄存器電路，用于將掃描信號送至所述顯示區(qū)域；以及數(shù)據(jù)驅動電路，用于將數(shù)據(jù)信號送至所述顯示區(qū)域。其特征在于，所述移位寄存器電路為上述的移位寄存器電路。本發(fā)明實施例提供的移位寄存器單元、移位寄存器電路、陣列基板及顯示器件，能夠避免幀起始信號到來時時鐘信號造成移位寄存單元柵掃描電壓的異常輸出從而造成的顯示器件在正常點亮時，在灰階狀態(tài)下橫向出現(xiàn)明暗線交替的現(xiàn)象。


為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術中的技術方案，下面將對實施例或現(xiàn)有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖I為本發(fā)明實施例提供的移位寄存器單元電路結構示意圖；圖2為本發(fā)明實施例提供的電壓下拉控制模塊電路結構示意圖3為本發(fā)明實施例提供的移位寄存器電路結構式意圖；圖4為本發(fā)明另一實施例提供的移位寄存器單元電路結構示意圖；圖5為本發(fā)明實施例提供的移位寄存器單元輸出時的一種時序狀態(tài)示意圖；圖6為本發(fā)明實施例提供的移位寄存器單元輸出時的另一種時序狀態(tài)示意圖；圖7為本發(fā)明實施例提供的移位寄存器單元幀起始信號與ro節(jié)點和PU節(jié)點波形示意圖。
具體實施例方式下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他 實施例，都屬于本發(fā)明保護的范圍。本發(fā)明所有實施例中采用的晶體管均可以為薄膜晶體管或場效應管或其他特性相同的器件，由于這里采用的晶體管的源極、漏極是對稱的，所以其源極、漏極是沒有區(qū)別的。在本發(fā)明實施例中，為區(qū)分晶體管除柵極之外的兩極，將其中一極稱為源極，另一極稱為漏極。按附圖中的形態(tài)規(guī)定晶體管的上側端為源極、中間端為柵極、下側端為漏極。圖I為本發(fā)明實施例提供的移位寄存器單元的結構示意圖，包括電容Cl，第一晶體管Tl，第二晶體管T2，第三晶體管T3，第四晶體管T4，第五晶體管T5，第六晶體管T6和電壓下拉控制模塊。并且，圖I中的移位寄存器的信號輸入端為INPUT，輸出端為OUTPUT，復位端為RESET ;第一時鐘信號端為CLK，第二時鐘信號端為CLKB，第一電平端為VI，第二電平端為V2，第三電平端為V3，低電平端為VGL，STV為幀起始信號端。另外，晶體管T3為驅動TFT，PU為晶體管T3的柵極對應的節(jié)點電壓，I3D為電壓下拉晶體管T5和T6的柵極節(jié)點電壓。本發(fā)明實施例將圖2所示的移位寄存器單元作為當前移位寄存器單元，下面具體描述其各部件間的連接關系電容Cl，具有兩極，其中第一極與輸出端OUTPUT連接；晶體管Tl，晶體管Tl的柵極連接信號輸入端INPUT，晶體管Tl的源極連接第一電平端VI，晶體管Tl的漏極連接電容Cl的第二極；晶體管T2，晶體管T2的柵極連接復位端RESET，該晶體管T2的源極連接晶體管Tl的漏極，晶體管T2的漏極連接第二電平端V2 ；晶體管T3，晶體管T3的柵極連接晶體管Tl的漏極，晶體管T3的源極連接第一時鐘信號端CLK，晶體管T3的漏極連接輸出端OUTPUT ；晶體管T4，晶體管T4的柵極連接第二時鐘信號端CLKB，晶體管T4的源極連接輸出端OUTPUT，晶體管T4的漏極連接低電平端VGL ；晶體管T5，晶體管T5的源極連接晶體管T2的源極，晶體管T5的漏極連接低電平立而VGL ；晶體管T6，晶體管T6的柵極連接晶體管T5的柵極，晶體管T6的源極連接晶體管T4的源極，晶體管T6的漏極連接晶體管T4的漏極；電壓下拉控制模塊，電壓下拉控制模塊連接第二時鐘信號端CLKB、低電平端VGL、晶體管T5的柵極、晶體管Tl的漏極、幀起始信號端STV和第三電平端V3。其中，電壓下拉控制模塊的幀起始信號端STV和第三電平端V3同時輸入高電平時，電壓下拉控制模塊在第五晶體管T5的柵極輸出高電平，此時第五晶體管T5處于導通狀態(tài)以此拉低的第三晶體管T3的柵極電壓；同時第六晶體管T6也處于導通狀態(tài)以此拉低輸出端OUTPUT電壓。本發(fā)明實施例提供的移位寄存器單元，能夠避免幀起始信號端STV有幀起始信號到來時第一時鐘信號CLK造成移位寄存器單元柵掃描電壓的異常輸出從而造成的顯示器件在正常點亮時，在灰階狀態(tài)下橫向出現(xiàn)明暗線交替的現(xiàn)象?？蛇x的，如圖2所示為本發(fā)明實施例提供的電壓下拉控制模塊的電路結構示意圖，具體的各電學器件的連接關系如下晶體管17，晶體管T7的柵極連接幀起始信號端STV,晶體管T7的源極連接第三電
平端V3 ；晶體管T8，晶體管T8的柵極和源極連接第二時鐘信號端CLKB ；晶體管T9，晶體管T9的柵極連接晶體管Tl的漏極，晶體管T9的源極連接晶體管T8的漏極，晶體管T8的漏極連接低電平端VGL ；晶體管T10，晶體管TlO的柵極連接晶體管T8的漏極，晶體管TlO的源極連接第二時鐘信號端CLKB，晶體管TlO的漏極連接晶體管T7的漏極；晶體管T11，晶體管Tll的柵極連接晶體管T9的柵極，晶體管Tll的源極連接晶體管TlO的漏極，晶體管Tll的漏極連接低電平端VGL。本發(fā)明實施例提供一種移位寄存器電路，包括串聯(lián)的多個上述移位寄存器單元，除第一個移位寄存器單元和最后一個移位寄存器單元外，其余每個移位寄存器單元的輸出端連接與其相鄰的下一個移位寄存器單元的信號輸入端，其余每個移位寄存器單元的復位端連接與其相鄰的下一個移位寄存器單元的輸出端，其余每個移位寄存器單元的幀起始信號端與第三電平端連接；其中，第一個移位寄存器的第三電平端連接第二電平端，第一個移位寄存器的復位端連接與其相鄰的下一個移位寄存器單元的輸出端，且最后一個移位寄存單元的第三電平端連接第一電平端。本發(fā)明實施例提供的移位寄存器電路，能夠避免幀起始信號端STV有幀起始信號到來時第一時鐘信號CLK造成移位寄存器單元柵掃描電壓的異常輸出從而造成的顯示器件在正常點亮時，在灰階狀態(tài)下橫向出現(xiàn)明暗線交替的現(xiàn)象。進一步的，相鄰的移位寄存器單元的第一時鐘信號端的時鐘信號具有180度相位差，且相鄰的移位寄存器單元的第二時鐘信號端的時鐘信號具有180度相位差。具體的，結合如圖3所示移位寄存器電路，包括若干個移位寄存器單元，其中移位寄存器單元SRl的輸出端0UTPUT1連接移位寄存器單元SR2的信號輸入端INPUT2并連接一條柵線OGl，移位寄存器單元SRl的復位端RESETl與移位寄存器單元SR2的輸出端0UTPUT2連接；移位寄存器單元SR2的輸出端0UTPUT2連接移位寄存器單元SR3的信號輸入端INPUT3并連接一條柵線0G2，移位寄存器單元SR2的復位端RESET2與移位寄存器單元SR3的輸出端0UTPUT3連接；其他的移位寄存器單元依照此方法鏈接。此外每個移位寄存器單元都有一個第一時鐘信號端CLK和一個第二時鐘信號端CLKB輸入；其中在相鄰的兩個移位寄存器單元中，一個移位寄存器單元的第一時鐘信號端CLK連接系統(tǒng)時鐘信號CLK1，第二時鐘信號端CLKB連接系統(tǒng)時鐘信號CLK2 ;另一個移位寄存器單元的第一時鐘信號端CLK連接系統(tǒng)時鐘信號CLK2，第二時鐘信號端CLKB連接系統(tǒng)時鐘信號CLKl ;這里第二時鐘信號端與第一時鐘信號端的時鐘信號具有180度相位差，并且第一時鐘信號端和第二時鐘信號端的時鐘信號均在各自的工作周期內一半時間輸出高電平，另一半時間輸出低電平。此外，每個移位寄存器單元都有一個第一電平端Vl和一個第二電平端V2，其中第一電平端Vl連接電平VDD/VSS，第二電平端V2連接電平VSS/VDD，在本實施例中，該移位寄存器電路能夠實現(xiàn)雙向掃描，當正向掃描時，電平VDD/VSS為高電平，電平VSS/VDD為低電平，此時奇數(shù)行的移位寄存器單元的第一時鐘信號端高電平信號在幀起始端STV的高電平信號到來之后輸入，第二時鐘信號端的高電平信號在第一時鐘信號的高電平信號結束之后輸入；對于偶數(shù)行的移位寄存器單元，第一時鐘信號端輸入奇數(shù)行的移位寄存器單元第二信號時鐘端的時鐘信號，第二時鐘信號端輸入奇數(shù)行的移位寄存器第一時鐘信號端的時鐘信號；當反向掃描時，電平VDD/VSS為低電平，電平VSS/VDD為高電平，此時奇數(shù)行的移位寄存器單元的第二時鐘信號端高電平信號在幀起始端STV的高電平信號到來之后輸入，第一時鐘信號端的高電平信號在第二時鐘信號的高電平信號結束之后輸入；對于偶數(shù)行的移位寄存器單元，第二時鐘信號端輸入奇數(shù)行的移位寄存器單元第一信號時鐘端的時鐘信號，第一時鐘信號端輸入奇數(shù)行的移位寄存器第二時鐘信號端的時鐘信號。此外，每個移位寄存器單元都有一個幀起始信號端STV和一個第三電平端V3，除第一個移位寄存器單元SRl和最后一個移位寄存器單元SR2n之外，其他每個移位寄存器單元的幀起始信號端STV和第三電平端V3都連接幀起始信號STV，移位寄存器單元RSl的幀起始信號端STV連接幀起始信號STV，第三電平端V3連接第二電平端V2 ;移位寄存器單元SR2n的幀起始信號端STV連接幀起始信號STV，第三電平端V3連接第一電平端Vl ;第一個移位寄存器單元為移位寄存器單元SR1，最后一個移位寄存器單元為移位寄存器單元SR2n，則在正向掃描時移位寄存器單兀SRl的輸入信號INPUTl為一個激活脈沖信號,可選的如巾貞起始信號STV ;在反向掃描時，則以移位寄存器單兀SR2n復位端RESET為信號輸入端輸入一個激活脈沖信號，可選的如中貞起始信號STV’ (這時每個移位寄存器單元的信號輸入端和復位端的功能轉變，即相對于正向掃描在反向掃描時每個移位寄存器的復位端變成信號輸入端，每個移位寄存器單元的信號輸入端變成復位端，此時電路的連接關系不發(fā)生改變，只是電路功能發(fā)生了轉變)。 結合圖4、圖5、圖6、圖7，其中圖4提供移位寄存器電路的電路圖和圖5、6提供移位寄存器單元的時序狀態(tài)圖(其中圖5為正向掃描時STV、CLK、CLKB, OUTPUT各信號端信號的時序狀態(tài)圖，圖6為反向掃描時STV、CLK、CLKB、OUTPUT各信號端信號的時序狀態(tài)圖)，圖7提供移位寄存器單元幀起始信號與節(jié)點和PU節(jié)點波形示意圖，本發(fā)明實施例提供的移位寄存器單元及移位寄存器電路實現(xiàn)的功能如下首先，當前移位寄存器單元使用晶體管Tl T4和電容Cl實現(xiàn)最基本的移位寄存功能=INPUT信號輸入端為高電平時，Tl開啟對I3U節(jié)點充電，當?shù)谝粫r鐘信號端CLK為高電平時，T3導通輸出端OUTPUT輸出高電平，同時電容Cl的自舉作用將I3U的電位進一步拉高；當下一個移位寄存器單元輸出高電平時復位端RESET信號將T2導通拉低I3U節(jié)點電壓，同時第二時鐘信號端CLKB輸入高電平將T4導通拉低輸出端OUTPUT電壓，對PU節(jié)點和輸出端OUTPUT放電；為了實現(xiàn)雙向掃描，電路中的第一電平端Vl和第二電平端V2在正向掃描和反向掃描的時候能夠實現(xiàn)高低電平互相轉換，同時為保證正反向掃描的一致性，我們將Tl和T2的尺寸設計為相同大小。
在正向掃描時，對于整個移位寄存器電路中除第一移位寄存器單兀和最后一個移位寄存器單元以外的其他移位寄存器單元，將幀起始信號端STV和第三電平端V3同時接在系統(tǒng)提供的幀起始信號STV上，這樣當幀起始信號端STV輸入高電平時，參照圖5和圖7幀起始信號端STV輸入為高電平時，17對ro節(jié)點的電位進行拉高，由于I3D節(jié)點是T5和T6的柵極，此時M5和M6導通，T5對PU節(jié)點進行放電，起到拉低電壓的作用，這樣就可避免此時隨著CLK的高電平輸入Cl的耦合自舉作用而抬高I3U節(jié)點電壓導致的OUTPUT異常輸出，同時T6對輸出端OUTPUT進行放電也起到拉低的作用，這樣可以有效的解決H-Iine的問題。特殊的，為保證整個移位寄存電路能夠正常的工作，在正向掃描時，將移位寄存電路中第一個移位寄存單元的第三電平端V3 (即T7的源極)與第二電平端V2連接，此時與第二電平端V2連接的電平VSS/VDD為低電平，這樣在幀起始信號端STV有幀起始信號STV到來時，第一個移位寄存器單元的ro節(jié)點仍然是低電平，使得T5不能對PU節(jié)點進行放電，這樣可以保證第一行的PU節(jié)點的信號是正常的，使得第一個移位寄存器單元可以正常的輸出。此外，正向掃描時，將移位寄存電路中最后一個移位寄存器單兀的第三電平端V3 (即T7的源極)與第一電平端Vl連接，此時與第一電平端Vl連接的電平VDD/VSS為高電平，此 時T7起到的作用和中間移位寄存器單元起到的作用是相同的，在STV信號到來的時候，由于T7的源極接的是高電平，ro點也可以被拉高，同時由于ro節(jié)點是T5和T6的柵極，此時T5和T6導通，T5對PU節(jié)點進行放電，起到拉低電壓的作用，這樣就可避免此時隨著CLK的高電平輸入Cl的耦合自舉作用而抬高I3U節(jié)點電壓導致的OUTPUT異常輸出，同時T6對輸出端OUTPUT進行放電，也起到拉低的作用，這樣可以有效的解決H-Iine的問題。 同樣在反向掃描時，移位寄存器電路的連接結構不變，正向掃描的復位端RESET轉換成反向掃描的信號輸入端INPUT’，正向掃描的信號輸入端INPUT轉換為反向掃描的復位端RESET’，電平VDD/VSS由高電平轉換成低電平，電平VSS/VDD由低電平轉換成高電平，參照圖6和圖7 (由于在正向掃描和反向掃描時移位寄存器單兀的工作原理相同，因此F1D節(jié)點和PU節(jié)點和幀起始信號的波形是不發(fā)生改變的，所以這里仍以圖7提供的波形圖作為參考)中間移位寄存單元仍然正常工作，而正向掃描的最后一個移位寄存單元變成了反向掃描的第一個移位寄存單元，幀起始信號端輸入高電平時，第一個移位寄存器單元的ro節(jié)點仍然是低電平，使得T5不能對點進行放電，這樣可以保證第一行的點的信號是正常的，使得第一個移位寄存器單元可以正常的輸出；正向掃描的的第一個移位寄存單元變成反向掃描的最后一個移位寄存單兀，其工作原理和正向掃描時最后一個移位寄存器單兀相同在此不再贅述。此外，本發(fā)明實施例提供了一種陣列基板，在該陣列基板上形成有移位寄存器電路；且移位寄存器電路為上述的移位寄存器電路。本發(fā)明實施例還提供了一種顯示器件，比如可以為顯示面板，包括顯示區(qū)域，具有用于顯示圖像的多個像素；移位寄存器電路，用于將掃描信號送至顯示區(qū)域；以及，數(shù)據(jù)驅動電路，用于將數(shù)據(jù)信號送至顯示區(qū)域。其中移位寄存器電路為上述的移位寄存器電路。另外，顯示器件還可以為電子紙、手機、電視、數(shù)碼相框等等顯示設備。本領域普通技術人員可以理解實現(xiàn)上述方法實施例的全部或部分步驟可以通過程序指令相關的硬件來完成，前述的程序可以存儲于計算機可讀取存儲介質中，該程序在執(zhí)行時，執(zhí)行包括上述方法實施例的步驟；而前述的存儲介質包括ROM、RAM、磁碟或者光盤等各種可以存儲程序代碼的介質。以上所述，僅為本發(fā)明的具體實施方式
，但本發(fā)明的保護范圍并不局限于此，任何 熟悉本技術領域的技術人員在本發(fā)明揭露的技術范圍內，可輕易想到變化或替換，都應涵蓋在本發(fā)明的保護范圍之內。因此，本發(fā)明的保護范圍應以所述權利要求的保護范圍為準。
權利要求
1.一種移位寄存器單元，其特征在于，包括 一電容，具有兩極，其中第一極與輸出端連接； 第一晶體管，該第一晶體管的柵極連接信號輸入端，該第一晶體管的源極連接第一電平端，該第一晶體管的漏極連接所述電容的第二極； 第二晶體管，該第二晶體管的柵極連接復位端，該第二晶體管的源極連接所述第一晶體管的漏極，該第二晶體管的漏極連接第二電平端； 第三晶體管，該第三晶體管的柵極連接所述第一晶體管的漏極，該第三晶體管的源極連接第一時鐘信號端，該第三晶體管的漏極連接所述輸出端； 第四晶體管，該第四晶體管的柵極連接第二時鐘信號端，該第四晶體管的源極連接所述輸出端，該第四晶體管的漏極連接低電平端； 第五晶體管，該第五晶體管的源極連接所述第二晶體管的源極，該第五晶體管的漏極連接所述低電平端； 第六晶體管，該第六晶體管的柵極連接所述第五晶體管的柵極，該第六晶體管的源極連接所述第四晶體管的源極，該第六晶體管的漏極連接所述第四晶體管的漏極； 電壓下拉控制模塊，該電壓下拉控制模塊連接所述第二時鐘信號端、所述低電平端、所述第五晶體管的柵極、所述第一晶體管的漏極、幀起始信號端和第三電平端；其中，所述電壓下拉控制模塊的幀起始信號端和第三電平端同時輸入高電平時，所述電壓下拉控制模塊在所述第五晶體管的柵極輸出高電平，此時所述第五晶體管處于導通狀態(tài)以此拉低所述的第三晶體管的柵極電壓；同時所述第六晶體管也處于導通狀態(tài)以此拉低所述輸出端電壓。
2.根據(jù)權利要求I所述的移位寄存器單元，其特征在于，所述電壓下拉控制模塊包括 第七晶體管，該第七晶體管的柵極連接所述幀起始信號輸入端，該第七晶體管的源極連接第三電平端； 第八晶體管，該第八晶體管的柵極和源極連接所述第二時鐘信號端； 第九晶體管，該第九晶體管的柵極連接所述第一晶體管的漏極，該第九晶體管的源極連接所述第八晶體管的漏極，該第八晶體管的漏極連接所述低電平端； 第十晶體管，該第十晶體管的柵極連接所述第八晶體管的漏極，該第十晶體管的源極連接所述第二時鐘信號端，該第十晶體管的漏極連接所述第七晶體管的漏極； 第十一晶體管，該第十一晶體管的柵極連接所述第九晶體管的柵極，該第十一晶體管的源極連接所述第十晶體管的漏極，該第十一晶體管的漏極連接所述低電平端。
3.根據(jù)權利要求I或2所述的移位寄存器單元，其特征在于，所述第一晶體管與所述第二晶體管的尺寸大小相同。
4.根據(jù)權利要求3所述的移位寄存器單元，其特征在于，所述第一電平端輸入高電平時所述第二電平端輸入低電平或所述第一電平端輸入低電平時所述第二電平端輸入高電平。
5.根據(jù)權利要求3所述的移位寄存器單元，其特征在于，所述第二時鐘信號端與第一時鐘信號端的時鐘信號具有180度相位差。
6.根據(jù)權利要求3所述的移位寄存器單元，其特征在于，所述第一時鐘信號端和第二時鐘信號端的時鐘信號均在各自的工作周期內一半時間輸出高電平，另一半時間輸出低電平。
7.—種移位寄存器電路，其特征在于，包括串聯(lián)的多個如權利要求1-6中任一項所述的移位寄存器單元，除第一個移位寄存器單元和最后一個移位寄存器單元外，其余每個移位寄存器單元的輸出端連接與其相鄰的下一個移位寄存器單元的信號輸入端，所述其余每個移位寄存器單元的復位端連接與其相鄰的下一個移位寄存器單元的輸出端，所述其余每個移位寄存器單元的幀起始信號端與所述第三電平端連接； 所述第一個移位寄存器的第三電平端連接所述第二電平端，所述第一個移位寄存器的復位端連接與其相鄰的下一個移位寄存器單元的輸出端，且所述最后一個移位寄存單元的第三電平端連接所述第一電平端。
8.根據(jù)權利要求7所述的移位寄存器電路，其特征在于，所述相鄰的移位寄存器單元的第一時鐘信號端的時鐘信號具有180度相位差，且所述相鄰的移位寄存器單元的第二時鐘信號端的時鐘信號具有180度相位差。
9.一種陣列基板，其特征在于，在所述陣列基板上形成有移位寄存器電路； 所述移位寄存器電路為權利要求7所述的移位寄存器電路。
10.一種顯不器件,包括 顯示區(qū)域，具有用于顯示圖像的多個像素； 移位寄存器電路，用于將掃描信號送至所述顯示區(qū)域；以及 數(shù)據(jù)驅動電路，用于將數(shù)據(jù)信號送至所述顯示區(qū)域。
其特征在于，所述移位寄存器電路為權利要求7所述的移位寄存器電路。
全文摘要
本發(fā)明提供移位寄存器單元、移位寄存器電路、陣列基板及顯示器件，涉及顯示器制造領域，能夠避免幀起始信號到來時時鐘信號造成移位寄存單元柵掃描電壓的異常輸出從而造成的顯示器件在正常點亮時，在灰階狀態(tài)下橫向出現(xiàn)明暗線交替的現(xiàn)象。一種移位寄存器包括一電容，一第一晶體管，一第二晶體管，一第三晶體管，一第四晶體管，一第五晶體管，一第六晶體管，一電壓下拉控制模塊。本發(fā)明用于顯示器的制造。
文檔編號G09G3/36GK102682727SQ20121006150
公開日2012年9月19日 申請日期2012年3月9日 優(yōu)先權日2012年3月9日
發(fā)明者王世君, 董學, 陳希 申請人:北京京東方光電科技有限公司