專利名稱：電平移位電路及使用該電路的驅(qū)動器和顯示裝置的制作方法
技術領域：
本發(fā)明涉及一種電平移位電路及使用該電路的驅(qū)動器和顯示裝置。
背景技術：
近來，在顯示裝置領域開發(fā)了應用液晶顯示裝置和有機EL元件的顯示器等應用 多種顯示器件的顯示器。對于這些顯示裝置，傾向于要求高畫質(zhì)化(多灰度化)并提高掃 描信號和灰度信號的電壓振幅。因此，要求驅(qū)動顯示面板的掃描線的行驅(qū)動器、以及利用灰 度信號來驅(qū)動顯示面板的數(shù)據(jù)線的列驅(qū)動器的各輸出部高電壓化。另一方面，從顯示控制器提供至行驅(qū)動器(掃描驅(qū)動器)以及列驅(qū)動器(數(shù)據(jù) 驅(qū)動器)的各種控制信號以及圖像數(shù)據(jù)信號要求利用少的布線數(shù)來實現(xiàn)高速傳送、低 EMI (Electromagnetic Interference 電磁干擾)等，這些信號正在低振幅化。另外，在行 驅(qū)動器以及列驅(qū)動器內(nèi)部，還要抑制處理隨著高精細化、多灰度化而增加的數(shù)據(jù)量的邏輯 電路的面積增大(高成本化)，因此采用微細工藝，與此相伴，邏輯電路的電源電壓存在低 電壓化的趨勢。即，要求行驅(qū)動器以及列驅(qū)動器在輸入部低電壓化，在輸出部高電壓化。因此，在將輸入部的低電壓信號變換為輸出部的高電壓信號的電平移位電路中， 必須將低振幅信號高速地變換為高振幅信號。作為將低振幅信號高速地電平變換為高振幅信號的結(jié)構(gòu)，例如，專利文獻1中公 開了如圖11所示的結(jié)構(gòu)，該結(jié)構(gòu)具有第一轉(zhuǎn)換器100、第二轉(zhuǎn)換器200以及鎖存部300，其 中，第一轉(zhuǎn)換器100具有電平轉(zhuǎn)換部110，其根據(jù)輸入信號輸出保持有與所述輸入信號的 電平不同的電平的電平變換信號；延遲部120，其使來自電平轉(zhuǎn)換部110的電平變換信號延 遲設定的延遲；自重置(Self reset)部130，其根據(jù)延遲部120所延遲的電平變化信號生 成重置信號，并通過將該重置信號提供至電平轉(zhuǎn)換部110，將輸出的電平變換信號的脈沖寬 度設定成所述設定的延遲和內(nèi)部動作延遲的和，第二轉(zhuǎn)換器200具有電平轉(zhuǎn)換部210、延遲 部220及自重置部230 (圖11引自專利文獻1的圖6)。在圖11中，在對第一轉(zhuǎn)換器100施加如圖12 (圖12引自專利文獻1的圖9)的波 形Apos那樣的輸入信號DOU的情況下，輸出如標號Al所示與波形Apos的上升沿對應的、 如圖12的波形B那樣的命名為DOUO的第一變換信號B。通過增減構(gòu)成延遲部120的倒相 器的個數(shù)來增大或減小第一變換信號B的脈沖寬度D1。鎖存部300內(nèi)的pMOS晶體管331 在波形B過渡至Low電平時導通。作為第二電源電壓的VDDQ的High電平施加至構(gòu)成鎖存 器L2的倒相器333的輸入端，倒相器333進行倒相動作，并通過命名為DOUT的輸出端輸出 如圖12的波形D所示那樣的Low電平的信號。即便pMOS晶體管331由于波形B恢復成 High電平而被截止，也可以通過鎖存器L2的鎖存動作繼續(xù)維持Low電平的信號。在鎖存器 L2設置為輸出Low電平的信號的情況下，在通過nMOS晶體管332的導通動作來重置為止 維持設置動作。參照圖12的波形D，當波形Apos達到High電平時，波形D立即過渡至Low 電平，因此輸出信號高速地響應輸入信號的上升沿。在對第二轉(zhuǎn)換器200施加如圖12的波 形Aneg那樣的輸入信號DOD的情況下，輸出如標號A2所示與波形Aneg的上升沿對應的如圖12的波形C那樣的命名為DOUO的第二變換信號C。鎖存部300內(nèi)的nMOS晶體管332在 波形C過渡至High電平時導通。因此，構(gòu)成鎖存器L2的倒相器333的輸入端變?yōu)長ow電 平并重置鎖存器L2。通過倒相器333的動作，在命名為DODT的輸出端輸出如圖12的波形 D所示那樣的High電平的信號。即便nMOS晶體管332被截止，也可以通過鎖存器L2的鎖 存動作繼續(xù)維持High電平的信號。在鎖存器L2重置為輸出High電平的信號的情況下，在 PMOS晶體管331的導通動作出現(xiàn)為止維持重置動作。參照圖12的波形D，作為單端信號輸 出的輸出信號DOUT保持了與差動輸入信號D0U、D0D的脈沖寬度一致的脈沖寬度，具有使得 電平變換所需的全部延遲時間T1+T2最小化而進行高速響應的特性。專利文獻1 日本特開2003-152526號公報(其圖6、圖9)下面給出本發(fā)明對關聯(lián)技術的分析結(jié)果。在參照圖11、圖12說明的電平移位電路中，雖然能夠使電平變換高速化，但存在 自重置部含有多個元件等電路復雜、元件數(shù)量大、省面積化困難的問題。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種電平移位電路，通過使電路結(jié)構(gòu)簡單化來抑制 元件數(shù)量的增大，并將低振幅的輸入信號高速地變換為高振幅信號。另外，本發(fā)明的其它目的在于提供一種驅(qū)動器及具有該驅(qū)動器的顯示裝置，在需 要多個電平移位電路的多輸出驅(qū)動器中實現(xiàn)高速動作并實現(xiàn)低功耗及節(jié)省面積(低成 本)。為解決上述問題，本申請所公開的發(fā)明大致包括以下結(jié)構(gòu)。根據(jù)本發(fā)明的一個側(cè)面(方面)，提供一種電平移位電路，具有第一電路，其連接 在供給第一電壓的第一供電端子和輸出端子之間，在導通時使所述輸出端子成為所述第一 電壓；第二電路，其連接在供給第二電壓的第二供電端子和所述輸出端子之間，在導通時使 所述輸出端子成為所述第二電壓；第三電路，其中輸入所述輸出端子的輸出信號經(jīng)由反饋 路徑反饋的反饋信號，當所述反饋信號表示所述輸出端子的輸出信號是與所述第二電壓對 應的值，并且當所述輸入信號是與第三電壓對應的值時，使所述第一電路導通，當所述反饋 信號表示所述輸出端子的輸出信號是與所述第一電壓對應的值時，不依賴于所述輸入信號 的值而進行使所述第一電路不導通的控制，所述第二電路在所述輸入信號是與第四電壓對 應的值時導通，在所述輸入信號是與第三電壓對應的值時不導通，所述第二電壓相對于所 述第一電壓的高低和所述第四電壓相對于所述第三電壓的高低的關系相同，并且，將所述 第三電壓和所述第四電壓作為振幅范圍的所述輸入信號的振幅低于將所述第一電壓和所 述第二電壓作為振幅范圍的所述輸出信號的振幅。在本發(fā)明中，在所述反饋路徑中具有第一延遲電路，該第一延遲電路接收所述輸 出端子的輸出信號并以反相方式延遲了的信號作為所述反饋信號提供至所述第三電路。在本發(fā)明的另一側(cè)面中，具有第二延遲電路，其將所述輸出端子的所述輸出信號 以同相方式延遲，所述第二電路在所述輸入信號為與所述第四電壓對應的值，并且在所述 第二延遲電路的輸出為與所述第一電壓對應的值時導通，所述第二電路在所述輸入信號為 與所述第三電壓對應的值時，或者在所述第二延遲電路的輸出為與所述第二電壓對應的值 時不導通。
發(fā)明效果根據(jù)本發(fā)明，能夠?qū)⒌驼穹妮斎胄盘柛咚俚刈儞Q為高振幅信號。另外，根據(jù)本發(fā)明的其它側(cè)面，對于輸入信號的波形鈍化等，能夠抑制占空比變 差，并能抑制貫通電流。根據(jù)本發(fā)明，在需要多個電平移位電路的多輸出驅(qū)動器及具有該驅(qū)動器的顯示裝 置中，實現(xiàn)了高速動作、低功耗和節(jié)省面積(低成本)。


圖1是示出本發(fā)明第--實施例的結(jié)構(gòu)的圖。
圖2是示出本發(fā)明第--實施例的定時動作的--個例子的圖。
圖3是示出本發(fā)明第二二實施例的結(jié)構(gòu)的圖。
圖4是示出本發(fā)明第三Ξ實施例的結(jié)構(gòu)的圖。
圖5是示出本發(fā)明第三Ξ實施例的定時動作的--個例子的圖。
圖6是示出本發(fā)明第四實施例的結(jié)構(gòu)的圖。
圖7是示出本發(fā)明第五實施例的結(jié)構(gòu)的圖。
圖8是示出本發(fā)明第--實施例的定時動作的--個例子的圖。
圖9是示出本發(fā)明第六實施例的結(jié)構(gòu)的圖。
圖10是示出本發(fā)明第七實施例的結(jié)構(gòu)的圖。
圖11是示出專利文獻1的電平移位電路的結(jié)構(gòu)的一個例子的圖
圖12是示出專利文獻1的電平移位電路的定時動作的圖。
具體實施例方式下面對本發(fā)明進行說明。根據(jù)本發(fā)明的一種方式，具有第一電路(晶體管M4)， 其連接在供給第一電壓(VEl)的第一供電端子(電源端子)(El)和輸出端子(4)之間，并 且在導通時使輸出端子⑷成為第一電壓(VEl)；第二電路(晶體管M5)，其連接在輸出端 子(4)和供給第二電壓(VE2)的第二供電端子(電源端子)(E2)之間，并且在導通時使輸 出端子成為第二電壓(VE2)；以及第三電路(晶體管M3、M1、M2)，其中輸入輸出端子(4)的 輸出信號(OUT)經(jīng)由反饋路徑(第一延遲電路10和節(jié)點5)反饋的反饋信號(V5)，當反饋 信號(V5)表示輸出端子(4)的輸出信號(OUT)是對應于第二電壓(VE2)的值(例如高振 幅Low)，并且輸入信號(IN)是對應于第三電壓(VE3)的值(例如低振幅High)時，使第一 電路(M4)導通；當表示輸出端子⑷的輸出信號(OUT)是對應于第一電壓(VEl)的值(例 如高振幅High)時，不依賴于輸入信號(IN)的值而進行使第一電路(M4)不導通的控制。第 二電路(M5)在輸入信號(IN)是對應于第四電壓(VE4)的值(例如低振幅Low)時導通，在 輸入信號(IN)是對應于第三電壓(VE3)的值(例如低振幅High)時不導通。在本發(fā)明中，在輸出端子⑷和第三電路(晶體管M3、M1、M2)之間的反饋路徑中 設置有第一延遲電路(10)。第一延遲電路(10)接收輸出端子(4)的輸出信號(0UT)，通過 對該輸出信號進行反相(反轉(zhuǎn))而延遲的信號作為所述反饋信號提供至構(gòu)成所述第三電路 的電路(晶體管M3、M2)。進一步，在本發(fā)明的其它方式中，具有對輸出端子(4)的輸出信號進行同相延遲的第二延遲電路(20)，第二電路在輸入信號(IN)是與第四電壓(VE4)對應的值(低振幅 Low)、并且第二延遲電路(20)的輸出是與第一電壓(VEl)對應的值(例如高振幅High)時 導通，在輸入信號(IN)是與所述第三電壓(VE3)對應的值(低振幅High)時，或者第二延 遲電路(20)的輸出是與第二電壓(VE2)對應的值(例如高振幅Low)時不導通。通過這樣 的結(jié)構(gòu)，對于輸入信號的波形鈍化等，能夠抑制占空比變差，并能抑制貫通電流。下面通過 實施例進行說明。[實施例1]圖1是示出本發(fā)明第一實施例的結(jié)構(gòu)的圖。在圖1中，IN、INB是具有第三及第四 電壓電平(VE3及VE4)的振幅的、相互互補的低振幅的輸入信號。OUT是具有第一及第二電 壓電平(VEl及VE2)的振幅的、高振幅的輸出信號。VE1、VE2是高電位、低電位側(cè)的第一、 第二電源電壓。在圖1中，VE1、VE2、VE3、VE4的電位關系為VE2彡VE4 < VE3 < VEl0參照圖1，本發(fā)明第一實施例的電平移位電路具有pM0S晶體管M3，其源極連接至 供給第一電壓電平(VEl)的第一電源端子(El) ；nMOS晶體管M1，其漏極連接至pMOS晶體 管M3的漏極，其柵極接收低振幅的輸入信號(IN) ；nMOS晶體管M2，其漏極連接至nMOS晶 體管Ml的源極，其源極連接至供給第二電壓電平(VE2)的第二電源端子(E2) ；pMOS晶體管 M4，其源極連接至第一電源端子(El)，其柵極連接至pMOS晶體管M3的漏極；nMOS晶體管 M5，其漏極連接至pMOS晶體管M4的漏極，其源極連接至第二電源端子(E2)，其柵極接收輸 入信號(IN)的互補信號(INB)；以及第一延遲電路10，其包括倒相器(Inverter) (INV)，倒 相器(INV)的輸入端連接至pMOS晶體管M4的漏極和nMOS晶體管M5的漏極的連接點即輸 出端子4，輸出連接至節(jié)點5。此外，pMOS晶體管對應于權(quán)利要求書中的第一導電類型晶體 管，nMOS晶體管對應于權(quán)利要求書中的第二導電類型晶體管。第一延遲電路10的輸出節(jié)點5作為輸出信號(OUT)的反饋線路，并且pMOS晶體 管M3和nMOS晶體管M2的柵極共同連接至節(jié)點5。盡管沒有特別地限定，第一延遲電路10 將高電位側(cè)和低電位側(cè)的電源電壓分別取VE1、VE2，輸出節(jié)點5的振幅取VE1、VE2。圖2是用于說明圖1中電路的動作的電壓波形圖。在圖2中示出了圖1中的IN、 INB (振幅為VE4、VE3)、節(jié)點3的電壓V3、輸出端子4的輸出信號電壓OUT、第一延遲電路10 的輸出的電壓(節(jié)點5的電壓)V5。在定時t0之前，低振幅的輸入信號IN為Low(低電平)(VE4)、INB為High (高電 平)(VE3)，nM0S晶體管Ml為非導通狀態(tài)，nMOS晶體管M5為導通狀態(tài)，輸出端子4的輸出信 號電壓OUT為Low，第一延遲電路10的輸出V5為High，nMOS晶體管M2導通，pMOS晶體管 M3不導通。由于pMOS晶體管M3、nM0S晶體管Ml不導通，因此節(jié)點3處于浮動(Floating) 狀態(tài)。此外，在圖2中，節(jié)點3保持前一狀態(tài)的電平，表示為High電平。在定時t0，當輸入信號IN從Low電平(VE4)變化為High電平(VE3)時(此時，反 相輸入信號INB從High電平變化為Low電平)，柵極接收輸入信號IN的nMOS晶體管Ml導 通。在定時t0，節(jié)點5的電位V5為High電平，nMOS晶體管M2為導通狀態(tài)，pMOS晶體管M3 為非導通狀態(tài)，因此，響應于輸入信號IN的上升，節(jié)點3的電壓(V3)被下拉至VE2側(cè)(參 照圖2中從IN的上升沿指向V3的下降沿的箭頭)。這樣的結(jié)果是柵極接收節(jié)點3的電壓(V3)的pMOS晶體管M4成為導通狀態(tài)。此 外，在定時t0，在柵極接收從High (VE3)變化為Low (VE4)的反相輸入信號INB的nMOS晶體管M5不導通，使得從高電位(VEl)側(cè)對輸出端子4進行充電，因而高振幅的輸出信號OUT 從Low電平(VE2)變?yōu)镠igh電平(VEl)(參照圖2中從V3的下降沿指向OUT的上升沿的
刖大“此后，輸入了 High電平(VEl)的輸出信號OUT的第一延遲電路10的輸出節(jié)點5 的電壓V5變?yōu)長ow(VE2)，nM0S晶體管M2變?yōu)椴粚?，pMOS晶體管M3導通，節(jié)點3的電壓 V3被上拉至高電位VEl側(cè)(參照圖2中從V5的下降沿指向V3的上升沿的箭頭)。這樣的結(jié)果是柵極接收節(jié)點3的電壓V3 WpMOS晶體管M4變?yōu)椴粚?。另外，?時反相輸入信號INB為Low電平(VE2)，因此nMOS晶體管M5不導通(Turn off)，輸出端子 4變?yōu)楦訝顟B(tài)。通過輸出端子4的寄生電容(連接至輸出端子4的電容性負載)的方式 來蓄積保持輸出端子4的輸出信號OUT的High狀態(tài)。圖2的波形OUT中Ta所表示的范圍 示出了輸出端子4處于浮動狀態(tài)(IN = VE3，V5 = VE2)的期間。接下來，在定時tl，當輸入信號IN從High電平(VE3)變化為Low電平(VE4)，并 且反相輸入信號INB從Low電平(VE4)變化為High電平(VE3)時，nMOS晶體管Ml不導通、 nMOS晶體管M5導通。此時，pMOS晶體管M4不導通。因此，經(jīng)由導通狀態(tài)的nMOS晶體管 M5，輸出端子4的電荷進行放電，輸出信號OUT降低至Low電平(VE2)(參照圖2中在定時 tl時從INB的上升沿指向OUT的下降沿的箭頭)。響應于該輸出信號OUT從High過渡至Low，第一延遲電路10的輸出電壓(節(jié)點5 的電位)V5從Low升高至High(參照圖2中從OUT的下降沿指向V5的上升沿的箭頭)。另外，當節(jié)點5的電位V5為High時，pMOS晶體管M3不導通，當輸入信號IN為Low 時，nMOS晶體管Ml變?yōu)椴粚?，因此?jié)點3變?yōu)楦訝顟B(tài)，節(jié)點3的電壓維持定時tl之前 的值即High電平(VEl)。因此，pMOS晶體管M4也不導通。圖2的波形V3中以Tc表示的 范圍示出了節(jié)點3處于浮動狀態(tài)(IN = VE4，V5 = VEl)的期間。接下來，在定時t2，輸入信號IN從Low電平(VE4)變化為High電平(VE3)，反相 輸入信號INB從High電平(VE3)變化為Low電平(VE4)，但由于在該定時t2的電路動作與 定時to的電路動作相同，因此省略了說明。根據(jù)本實施例，節(jié)點3和輸出端子4 (節(jié)點4)中的每一個均不會同時發(fā)生充電動 作和放電動作。即，當進行節(jié)點3的充電動作(放電動作)時，不會進行節(jié)點3的放電動作 (充電動作)。另外，當進行輸出端子4的充電動作(放電動作)時，不會進行輸出端子4 的放電動作(充電動作)。因此能夠進行高速動作。此外，在本實施例中，第一延遲電路10為對輸入的信號進行倒相并輸出的結(jié)構(gòu)， 可以由級聯(lián)連接的奇數(shù)個倒相器等構(gòu)成。在圖1中，第一延遲電路10由一個倒相器(INV) 構(gòu)成，但如后面所述，第一延遲電路10還可以由例如三個等奇數(shù)個倒相器構(gòu)成。此外，本實施例作為優(yōu)選結(jié)構(gòu)示出了進行電平移位使得輸入信號IN以及互補信 號INB的High電平(VE3)增大為高電位側(cè)(VEl)。在優(yōu)選為進行電平移位使得輸入信號 IN以及互補信號INB的Low電平(VE4)增大為低電位側(cè)(VE2)的結(jié)構(gòu)的情況下，雖然省略 了附圖，但能夠通過替換圖1中電源電壓的電位的順序(VEl ( VE3 < VE4 < VE2)并替換 各晶體管的導電類型來(將PMOS替換為nMOS、nMOS替換為pMOS)容易地實現(xiàn)這種結(jié)構(gòu)。[實施例2]下面對本發(fā)明第二實施例進行說明。圖3是示出本發(fā)明第二實施例的結(jié)構(gòu)的圖。
8參照圖3，在本實施例中，交換了在圖1所示結(jié)構(gòu)中nMOS晶體管M1、M2的連接。即，柵極接 收輸入信號IN的nMOS晶體管Ml的源極連接至第二電源端子(E2)，柵極接收第一延遲電 路10的輸出5的nMOS晶體管M2連接在節(jié)點3和nMOS晶體管Ml的漏極之間。在該結(jié)構(gòu) 中也進行與所述實施例1相同的動作。[實施例3]接下來對本發(fā)明的第三實施例進行說明。圖4是示出本發(fā)明第三實施例的結(jié)構(gòu)的 圖。參照圖4，在本發(fā)明的第三實施例中具有在第二電源端子E2和輸出端子4之間以串聯(lián) 方式連接的nMOS晶體管M5和nMOS晶體管M6。與圖1的實施例1相同，nMOS晶體管M5的 漏極連接至輸出端子4，柵極接收輸入信號INB。nMOS晶體管M6的漏極連接至nMOS晶體管 M5的源極，源極連接至第二電源端子E2，柵極接收與輸出信號OUT同相的延遲信號。此外， 如所述第一、第二實施例中交換nMOS晶體管Ml、M2的連接那樣，在本實施例中也可以交換 nMOS晶體管M5、M6的連接順序。另外，本實施例也作為優(yōu)選結(jié)構(gòu)示出了進行電平移位使得輸入信號IN以及互補 信號INB的High電平(VE3)增大為高電位側(cè)(VEl)，在優(yōu)選為進行電平移位使得輸入信號 IN以及互補信號INB的Low電平(VE4)增大為低電位側(cè)(VE2)的結(jié)構(gòu)的情況下，能夠通過 替換電源電壓的電位的順序(VEl ( VE3 < VE4 < VE2)并替換各晶體管的導電類型來(將 pMOS替換為nMOS、nMOS替換為pMOS)實現(xiàn)這種結(jié)構(gòu)。第一延遲電路10由輸入輸出信號OUT并將輸出信號OUT的反相延遲信號(V5)經(jīng) 節(jié)點5輸出的奇數(shù)個倒相器等構(gòu)成。第二延遲電路20由將與輸出信號OUT同相的延遲信 號(V6)輸出至節(jié)點6的偶數(shù)個倒相器構(gòu)成。雖然圖4的實施例中示出了第二延遲電路20 包含在第一延遲電路10中的結(jié)構(gòu)例子，但也可以是第一延遲電路10包含在第二延遲電路 20中的結(jié)構(gòu)。另外，盡管沒有特別的限定，在圖4中第二延遲電路20由兩個倒相器INV構(gòu) 成，第一延遲電路10由第二延遲電路20和接收第二延遲電路20的輸出的一個倒相器共計 三個倒相器構(gòu)成。根據(jù)本實施例，即使在輸入信號IN及IN的互補信號大幅鈍化的情況下，也可以實 現(xiàn)占空比特性良好、低功耗且高速的動作。圖5是用于說明圖4的電路的動作的電壓波形圖。圖5示出了圖4中的IN、INB (振 幅VE4、VE3)、節(jié)點3的電壓V3、輸出端子4的輸出信號電壓OUT、第一延遲電路10的輸出 電壓(節(jié)點5的電壓)V5、以及第二延遲電路20的輸出電壓(節(jié)點6的電壓)V6。由于IN、INB的波形鈍化，其上升、下降的電壓轉(zhuǎn)換速率(slew rate)變小，在圖5 的IN、INB的上升及下降的過渡時間區(qū)間ts中，nMOS晶體管M1、M5均成為導通狀態(tài)(Turn on) ο在定時t0之前，低振幅的輸入信號IN為Low(VE4)，INB為High(VE3)，nMOS晶體 管Ml為非導通狀態(tài)，nMOS晶體管M5為導通狀態(tài)。輸出端子4的輸出信號OUT為Low(VE2) 的浮動狀態(tài)(因為PMOS晶體管M4、nMOS晶體管M6不導通)。第一延遲電路10的輸出V5 為High(VEl)，第二延遲電路20的輸出V6為Low(VE2)，nMOS晶體管M2導通，pMOS晶體管 M3不導通。此時，由于nMOS晶體管Ml不導通，因此節(jié)點3為High(VEl)的浮動狀態(tài)。從定時t0起，當輸入信號IN從Low電平(VE4)變化為High電平(VE3)時(此時 反相輸入信號INB從High電平變化為Low電平)，柵極接收輸入信號IN的nMOS晶體管Ml導通。此時，節(jié)點5的電位V5為High電平(VEl)，nMOS晶體管M2為導通狀態(tài)，pMOS晶體 管M3不導通，因此節(jié)點3的電壓(V3)降低至VE2側(cè)(參照圖5中從IN的上升指向V3的 下降的箭頭)。這樣的結(jié)果是柵極接收節(jié)點3的電壓(V3)的pMOS晶體管M4變?yōu)閷顟B(tài)，從 High電平(VEl)側(cè)對輸出端子4的輸出信號OUT充電，高振幅的輸出信號OUT從Low電平 (VE2)變?yōu)镠igh電平(VEl)(參照圖5中從V3的下降沿指向OUT的上升沿的箭頭)。由于 在定時t0從High(VE3)變化為Low(VE4)的反相輸入信號INB下降的電壓轉(zhuǎn)換速率小，因 此即使在nMOS晶體管M5與nMOS晶體管Ml同時變?yōu)閷顟B(tài)的期間ts中，由于nMOS晶 體管M6為非導通狀態(tài)，輸出端子4和第二電源端子E2之間的電流路徑被斷開。因此，對于 下降電壓轉(zhuǎn)換速率低的輸入信號INB，通過pMOS晶體管M4從High電平(VEl)側(cè)對輸出端 子4充電，高振幅的輸出信號OUT從Low電平(VE2)變?yōu)镠igh電平(VEl)。即，輸出信號 OUT不受輸入信號IN、INB的波形鈍化的影響，不會出現(xiàn)占空比變差。受到輸出信號OUT從Low(VE2)過渡到High(VEl)的影響，第二延遲電路20的輸 出V6在預定的延遲時間(tpl)之后從Low(VE2)過渡到High(VEl)(參照圖5中從OUT的 上升沿指向V6的上升沿的箭頭)，nMOS晶體管M6變?yōu)閷顟B(tài)。圖5中節(jié)點6的電位V6的波形是將輸出信號OUT以同相的方式延遲了的信號，波 形V6的上升開始時刻tpl對應于從輸出信號OUT的上升沿開始的第二延遲電路20 (兩個 倒相器的延遲量)的延遲時間。圖5的節(jié)點5的電位V5的波形是將節(jié)點6的電位V6 (輸出信號OUT)以反相方式 延遲了的信號，波形V5的下降開始時刻tp2對應于從節(jié)點6的電位V6的上升沿開始的第一 延遲電路10的一個倒相器的延遲量的延遲時間。即，節(jié)點6的電位V6的波形是將輸出信 號OUT以同相的方式延遲了 tpl的信號。在此，第一延遲電路10的延遲時間被設定為tpl 與輸入信號的過渡期間ts相比在時間上靠后。在從第二延遲電路20的輸出電壓V6的上升開始到預定的延遲時間之后，第一延 遲電路10的輸出節(jié)點5的電壓V5從High (VEl)下降至Low(VE2)(參照圖5中從V6的上 升沿指向V5的下降沿的箭頭)。因此，nMOS晶體管M2變?yōu)榉菍顟B(tài)，pMOS晶體管M3變 為導通狀態(tài)。這樣的結(jié)果是，節(jié)點3被充電，其電位V3變?yōu)镠igh(VEl)(參照圖5中從V5 的下降沿指向V3的上升沿的箭頭)。將High的V3作為柵極電位接收的pMOS晶體管M4變?yōu)榉菍顟B(tài)。另外，此時 柵極接收反相輸入信號INB的nMOS晶體管M5變?yōu)榉菍顟B(tài)，這樣的結(jié)果是，輸出端子4 變?yōu)镠igh(VEl)的浮動狀態(tài)。在圖5所示的例子中，通過輸出端子4的寄生電容等來保持 High電平(VEl)。圖5的輸出波形OUT中Ta的范圍示出了輸出端子4為High(VEl)的浮 動狀態(tài)(INB ^ VE4, V3 = VEl)。接下來，在定時tl，輸入信號IN從High電平(VE3)變化為Low電平(VE4)，反相輸 入信號INB從Low電平(VE4)變化為High電平(VE3)。由于緊接在定時tl之后節(jié)點3的 電位為High電平，因此pMOS晶體管M4不導通，由于節(jié)點6的電位V6為High，因此nMOS晶 體管M6為導通狀態(tài)，當反相輸入信號INB的電壓達到nMOS晶體管的閾值電壓以上時，nMOS 晶體管M5變?yōu)閷顟B(tài)，輸出端子OUT的電荷被放電并從High(VEl)下降為Low(VE2)(參 照圖5中從INB的上升指向OUT的下降沿的箭頭)。
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此時，由于節(jié)點5的電位為Low(VE2)，因此nMOS晶體管M2為非導通狀態(tài)?；パa 輸入信號IN、INB下降、上升的電壓轉(zhuǎn)換速率較小(下降、上升的時間長)。因此存在如下 情況本應該nMOS晶體管Ml不導通、nMOS晶體管M5導通，然而在互補輸入信號IN、INB的 過渡當中的ts期間內(nèi)，nMOS晶體管Ml、M5兩者均導通(在IN、INB是nMOS晶體管的閾值 電壓VT的2倍以上的情況下)。然而，在定時tl之后的ts期間內(nèi)，節(jié)點5的電位為Low， nMOS晶體管M2不導通，因此即便nMOS晶體管Ml導通，節(jié)點3和第二電源端子E2間的路徑 也保持為斷開狀態(tài)，PMOS晶體管M3為導通狀態(tài)，節(jié)點3保持為High電平(VEl)。因此pMOS 晶體管M4為非導通狀態(tài)。從輸出信號OUT由High到Low的下降沿開始延遲tp3的延遲時 間后節(jié)點6的電位V6下降(參照圖5中從OUT的下降沿指向V6的下降沿的箭頭)。該延 遲時間tp3是第二延遲電路20的TPLH(與輸入下降對應的輸出上升的傳輸延遲時間)。而且，從節(jié)點6的電位V6下降開始，延遲第一延遲電路10的一個倒相器所延遲的 時間，節(jié)點5的電位V5從Low(VE2)上升至High(VEl)(參照從V6的下降沿指向V5的上升 沿的箭頭)。當節(jié)點5的電位V5變?yōu)镠igh(VEl)時，pMOS晶體管M3不導通，并且柵極接 收Low (VE4)的輸入信號的nMOS晶體管Ml也不導通，因此節(jié)點3變?yōu)镠igh (VEl)的浮動狀 態(tài)。即，當輸入信號IN VE4、節(jié)點5的電位V5 = VEl時，節(jié)點3變?yōu)镠igh(VEl)的浮動狀 態(tài)(參照圖5中波形V3的Tc的時間范圍)。因此，在這種情況下，節(jié)點3通過其寄生電容 等來保持High電平，并使得pMOS晶體管M4保持不導通。另一方面，當節(jié)點6的電位V6下 降為Low時，nMOS晶體管M6不導通，輸出端子4變?yōu)長ow(VE2)的浮動狀態(tài)。即，當節(jié)點3 的電位V3為VEl、節(jié)點6的電位V6為VE2時，輸出端子4變?yōu)長ow(VE2)的浮動狀態(tài)(圖5 中OUT的Tb的時間范圍)。接下來，在定時t2，輸入信號IN從Low電平(VE4)變化為High電平(VE3)，反相 輸入信號INB從High電平(VE3)變化為Low電平(VE4)，由于該定時t2的電路動作與定時 to的電路動作相同，因此省略了說明。[實施例4]接下來對本發(fā)明的第四實施例進行說明。圖6是示出本發(fā)明第四實施例的結(jié)構(gòu)的 圖。在本實施例中，在圖1的結(jié)構(gòu)中另添加了第一電壓保持電路30。其它的結(jié)構(gòu)與圖1中 第一實施例的結(jié)構(gòu)相同。下面對與所述第一實施例的不同之處進行說明，避免相同部分的 重復說明而適當?shù)剡M行了省略。參照圖6，第一電壓保持電路30具有pM0S晶體管(電流源晶體管)M31，其源極連 接至第一電源端子E1、柵極中輸入偏置電壓(BP)、漏極連接至節(jié)點3 ；和pMOS晶體管(電 流源晶體管)M32，其源極連接至第一電源端子E1、柵極中輸入偏置電壓(BP)；以及pMOS晶 體管M33，其源極連接至pMOS晶體管M32的漏極、柵極連接至節(jié)點5 (第一延遲電路10的輸 出)、漏極連接至輸出端子4。第一電壓保持電路30的作用是從pMOS晶體管M31的漏極對節(jié)點3提供電流Ipl， 從而在圖2的期間Tc (節(jié)點3為浮動狀態(tài))中將節(jié)點3的電位V3保持為High電平(VE1)。另外，從pMOS晶體管M33的漏極對輸出端子4提供電流Ip2，從而在圖2的期間 Ta中將輸出信號電壓OUT保持為High電平(VEl)。當輸出端子4為Low電平(VE2)，節(jié)點5的電位V5為High電平(VEl)時，pMOS晶 體管M33不導通，電流Ip2被截斷。
另一方面，在節(jié)點3的電壓V3為Low電平(VE2)的期間，即nMOS晶體管M1、M2均 為導通狀態(tài)時，電流Ipl WpMOS晶體管M31經(jīng)由節(jié)點3流至第二電源端子E2。但是除此之 外的期間，即節(jié)點3的電壓V3為High電平的期間，nMOS晶體管M1、M2的路徑不導通，pMOS 晶體管M3為導通或非導通狀態(tài)，第一電源端子El和第二電源端子E2間的電流路徑被截 斷，因此幾乎沒有電流Ipl流過。[實施例5]接下來對本發(fā)明的第五實施例進行說明。圖7是示出本發(fā)明第五實施例的結(jié)構(gòu)的 圖。本實施例在圖4中所示的第三實施例的結(jié)構(gòu)中添加了參照圖6說明的第一電壓保持電 路30，并且另添加了第二電壓保持電路40。其它的結(jié)構(gòu)與圖4中第三實施例的結(jié)構(gòu)相同。 下面對與所述第三實施例的不同之處進行說明，并避免相同部分的重復說明而適當?shù)剡M行 了省略。第二電壓保持電路40具有mMOS晶體管41，其源極連接至第二電源端子E2、柵極 接收偏置電壓BN ；nMOS晶體管M42，其源極連接至nMOS晶體管M41的漏極、漏極連接至輸 出端子4、柵極連接至第一延遲電路10的輸出節(jié)點5。第二電壓保持電路40的作用是從nMOS晶體管M42的漏極向輸出端子4提供灌入 電流(Sink current) Ip3 (電流源晶體管M41的電流值)，從而在圖5的期間Tb中將輸出信 號電壓OUT保持為Low電平(VE2)。當節(jié)點5為Low電平(VE2)時(輸出信號電壓OUT為 High電平(VEl)時)，nMOS晶體管M42變?yōu)榉菍顟B(tài)，電流Ip3被截斷。輸出端子4為 High時，在第二電壓保持電路40中輸出端子4和第二電源端子E2間的電流路徑被截斷，因 此除了在輸出信號OUT變化時之外幾乎沒有電流Ip3流過。[對輸入信號的波形鈍化的研究]圖8示出存在如下這樣的情況在圖1所示的第一實施例中輸入信號IN、INB鈍化 的情況下，在互補的輸入信號IN、INB的上升、下降期間Ts中，nMOS晶體管M1、M5的柵極和 源極間的電位變?yōu)殚撝惦妷阂陨隙瑫r變?yōu)閷顟B(tài)，在期間Tv中第一電源端子El和第 二電源端子E2之間流過貫通電流并且占空比也劣化。S卩，當輸入信號IN上升時(反相輸入信號INB下降時)，節(jié)點5的電位為 High (VEl)，nMOS晶體管M2為導通狀態(tài)，pMOS晶體管M3為非導通狀態(tài)。此時，如果nMOS晶 體管Ml、M5變?yōu)閷顟B(tài)，則節(jié)點3為Low，pMOS晶體管M4導通，nMOS晶體管M5導通，因 而流過貫通電流。另外，當節(jié)點5由于輸出信號電壓OUT上升而變?yōu)長ow(VE2)時，pMOS晶 體管M3變?yōu)閷顟B(tài)，在pMOS晶體管M3、nM0S晶體管M1、M2的電流路徑中流過貫通電流。圖1的第一實施例能夠適用于輸入信號的波形鈍化較小的情況。在輸入信號的波 形鈍化較大的情況，或者在需要考慮波形鈍化的情況下，可以使用圖4、圖7等電路結(jié)構(gòu)。[實施例6]接下來對本發(fā)明的第六實施例進行說明。圖9是示出將本發(fā)明的電平移位電路 (電平變換電路)50用于顯示驅(qū)動器的數(shù)據(jù)接收電路中的情況的結(jié)構(gòu)例的圖。在圖9中，可 以使用圖1、圖3、圖4、圖6、圖7的結(jié)構(gòu)作為電平移位電路50，但是在互補輸入信號IN、INB 鈍化較大的情況下，優(yōu)選為圖4、圖7的結(jié)構(gòu)。差動放大電路(接收器)60具有pM0S晶體管(電流源晶體管)M50，其源極連接 至電源VE3、在柵極中接收偏置電壓Bp ；差動對(pMOS晶體管M51、M52)，其共同連接的源極連接至PMOS晶體管(電流源晶體管)M50的漏極、柵極接收小振幅的差動信號INO、INOB ； 以及負載元件R53、R54，其連接在pMOS晶體管M51、M52的漏極和電源VE4之間。負載元 件R53、R54的端子電壓連接至電平移位電路50的輸入端子1、2。在差動放大電路(接收 器)60的差動輸出的鈍化較大的情況下，能夠通過使用圖4、圖7的結(jié)構(gòu)來避免占空比變差。[實施例7]接下來對本發(fā)明的第七實施例進行說明。圖10是示出本發(fā)明的顯示裝置的數(shù)據(jù) 驅(qū)動器(顯示驅(qū)動器，也稱為列驅(qū)動器)的結(jié)構(gòu)的一個實施例的結(jié)構(gòu)的圖。圖10示出了 將本發(fā)明的電平移位電路應用于多輸出驅(qū)動器的電平移位電路的一個例子。參照圖10， 其中具有如下組件數(shù)據(jù)接收電路81，其中輸入小振幅差動信號(顯示數(shù)據(jù))；串并行轉(zhuǎn) 換電路82，其根據(jù)定時控制信號對數(shù)據(jù)接收電路81的輸出進行串并行轉(zhuǎn)換；鎖存地址選 擇器，其接收來自串并行轉(zhuǎn)換電路82的并行輸出，根據(jù)定時控制信號2來選擇鎖存地址； 鎖存器83，其對由該選擇器所選擇的并行輸出進行鎖存；電平移位器組84，其對鎖存器83 的輸出進行電平移位；數(shù)字模擬轉(zhuǎn)換電路組(DAC)85，其接收電平移位器組84的輸出信號 (圖像數(shù)據(jù))以及來自基準電壓產(chǎn)生電路87的相互間電平不同的基準電壓，并輸出與圖 像數(shù)據(jù)對應的灰度電壓；輸出緩沖器組86，其接收數(shù)字模擬轉(zhuǎn)換電路組(DAC)85的輸出電 壓并驅(qū)動數(shù)據(jù)線；以及偏置電壓產(chǎn)生電路88，其對數(shù)據(jù)接收電路81、電平移位器組84以及 輸出緩沖器組86提供偏置電壓。通過電源電壓(VE1、VE2)來驅(qū)動電平移位器組84、數(shù)字 模擬轉(zhuǎn)換電路組(DAC)85以及輸出緩沖器組86。輸出緩沖器組86的輸出分別連接至顯 示面板的數(shù)據(jù)線組。將來自數(shù)據(jù)線組的圖像信號寫入至通過未示出的掃描驅(qū)動器以行為 單位掃描選擇的像素組中來進行顯示。此外，作為像素可以是液晶元件、有機EUOrganic ElectroLuminescence 有機電致發(fā)光)兀件。在圖10所示的結(jié)構(gòu)中，電平移位器組84具有在所述實施例中說明的電平移位電 路。通過應用本發(fā)明的電平移位電路，能夠?qū)崿F(xiàn)低功率消耗、高速動作的數(shù)據(jù)驅(qū)動器，還能 夠通過省面積化來實現(xiàn)低成本化。此外，通過引用方式將上述專利文獻的各公開內(nèi)容納入到本說明書中。在本發(fā)明 的全部公開(包括權(quán)利要求書)的范圍內(nèi)，能夠進一步基于本發(fā)明的基本技術思想來實現(xiàn) 實施方式或者實施例的變化和調(diào)整。另外，能夠在本發(fā)明的權(quán)利要求書的范圍內(nèi)對各種公 開的要素進行多種組合或選擇。即，本發(fā)明當然包括本領域技術人員根據(jù)包含權(quán)利要求書 的全部公開以及技術思想所能得到的各種變形和修正。
權(quán)利要求
1.一種電平移位電路，其特征在于， 具有輸入端子；輸出端子；第一供電端子，供給第一電壓； 第二供電端子，供給第二電壓；第一晶體管至第三晶體管，在所述第一供電端子和所述第二供電端子之間以串聯(lián)方式 連接；第四晶體管及第五晶體管，在所述第一供電端子和所述第二供電端子之間以串聯(lián)方式 連接；以及第一延遲電路，其輸入連接至所述第四晶體管及第五晶體管的連接節(jié)點，并輸出與輸 入的信號反相的延遲信號，所述第四晶體管及第五晶體管的連接節(jié)點連接至所述輸出端子， 第二晶體管及第三晶體管中的一個晶體管的控制端子與所述第一晶體管的控制端子 共同連接至所述第一延遲電路的輸出，向所述第二晶體管及第三晶體管中的另一個晶體管的控制端子輸入將由所述輸入端 子接收的第三電壓、第四電壓作為振幅范圍的輸入信號，所述第一晶體管和所述第二晶體管的連接節(jié)點連接至所述第四晶體管的控制端子， 向所述第五晶體管的控制端子輸入所述輸入信號的互補信號， 所述第一晶體管及所述第四晶體管為第一導電類型， 所述第二晶體管、所述第三晶體管及所述第五晶體管為第二導電類型， 所述電平移位電路還具有第一電壓保持電路，將所述第一晶體管及第二晶體管的連接 節(jié)點與所述第四晶體管的控制端子所連接的連接節(jié)點的電壓控制為保持所述第一電壓，所述第二電壓相對于所述第一電壓的高低和所述第四電壓相對于所述第三電壓的高 低的關系相同，并且，將所述第三電壓和所述第四電壓作為振幅范圍的所述輸入信號的振 幅低于將所述第一電壓和所述第二電壓作為振幅范圍的所述輸出信號的振幅。
2.根據(jù)權(quán)利要求1所述的電平移位電路，其特征在于， 所述第一電壓保持電路具有第一電流源，連接在所述第一供電端子和所述第四晶體管的控制端子之間； 第二電流源，連接至所述第一供電端子；以及第一開關，連接在所述第二電流源的輸出和所述輸出端子之間，當所述輸出端子為所 述第一電壓時導通，當所述輸出端子為所述第二電壓時不導通。
3.根據(jù)權(quán)利要求1所述的電平移位電路，其特征在于，所述電平移位電路還具有第二延遲電路，將所述輸出端子的所述輸出信號以同相方式 延遲，在所述輸出端子與所述第二供電端子之間具有第二導電類型的第六晶體管，該第六晶 體管與所述第五晶體管以串聯(lián)方式連接，在控制端子接收所述第二延遲電路的輸出。
4.根據(jù)權(quán)利要求3所述的電平移位電路，其特征在于，所述第一延遲電路包括接收所述第二延遲電路的輸出的一級或奇數(shù)級倒相電路。
5.根據(jù)權(quán)利要求3所述的電平移位電路，其特征在于，所述電平移位電路還具有第二電壓保持電路，進行將所述輸出端子保持為所述第二電 壓的控制。
6.根據(jù)權(quán)利要求5所述的電平移位電路，其特征在于， 所述第二電壓保持電路具有第三電流源，連接至所述第二供電端子；和第二開關，連接在所述輸出端子和所述第三電流源的輸出之間，當所述輸出端子為所 述第二電壓時導通，當所述輸出端子為所述第一電壓時不導通。
7.—種顯示驅(qū)動器，其特征在于， 具有權(quán)利要求1所述的電平移位電路。
8.一種顯示裝置，其特征在于， 具有權(quán)利要求7所述的顯示驅(qū)動器，所述顯示驅(qū)動器將對所述電平移位電路的輸出進行數(shù)字模擬轉(zhuǎn)換得到的信號作為灰 度信號經(jīng)由輸出緩沖器輸出至顯示面板的信號線。
全文摘要
一種電平移位電路及使用該電路的驅(qū)動器和顯示裝置，具有第一電路，連接在供給第一電壓的第一供電端子和電平移位電路的輸出端子之間，導通時使輸出端子為第一電壓；第二電路，連接在輸出端子和供給第二電壓的第二供電端子之間，導通時使輸出端子為第二電壓；第三電路，輸入了輸出信號的反饋信號，當反饋信號表示輸出端子是對應于第二電壓的值，并且電平移位電路的輸入信號是對應于第三電壓的值時，使第一電路導通，當表示輸出端子是對應于第一電壓的值時，使第一電路不導通，第二電路在輸入信號的倒相信號是對應于第三電壓的值時導通，在倒相信號是對應于第四電壓的值時不導通。其中，第二電壓≤第四電壓＜第三電壓＜第一電壓。
文檔編號G09G3/36GK102006053SQ20101024207
公開日2011年4月6日 申請日期2010年7月29日 優(yōu)先權(quán)日2009年8月26日
發(fā)明者土弘 申請人:瑞薩電子株式會社