專利名稱：移位寄存裝置的制作方法
技術(shù)領域：
本發(fā)明涉及一種平面顯示器的驅(qū)動裝置，且尤其涉及一種液晶顯示器的移位寄存
直O(jiān)
背景技術(shù)：
近年來，隨著半導體科技的蓬勃發(fā)展，攜帶型電子產(chǎn)品及平面顯示器產(chǎn)品也隨之 興起。而在眾多平面顯示器的類型當中，液晶顯示器(Liquid Crystal Display，IXD)基于 其低電壓操作、無輻射線散射、重量輕以及體積小等多項優(yōu)點，已成為顯示器產(chǎn)品的主流。傳統(tǒng)上，用以開啟液晶顯示面板內(nèi)各列像素的有源元件，且制作在Y側(cè)控制板 (Y-Board，即印刷電路板)上的柵極驅(qū)動器(gate driver)主要由多級移位寄存器(shift register)彼此串接所構(gòu)成。一般而言，每一級移位寄存器是利用互補式金氧半導體(以下 簡稱為CM0S)D型觸發(fā)器(flip-flop)來實現(xiàn)的。然而，眾所周知的是，每一級CMOS D型觸發(fā)器都需要大量的數(shù)字邏輯元 件(digital logic element)，例如與非門(NAND gate)、非門(NOT gate)、傳輸門 (transmission gate)等。如此一來，當液晶顯示面板的分辨率(resolution)越高時，制作 在Y側(cè)控制板上的柵極驅(qū)動器會占據(jù)/耗費越大的布局面積，從而增加生產(chǎn)成本。

發(fā)明內(nèi)容
本發(fā)明提供一種移位寄存裝置，其每一級移位寄存器僅需由少數(shù)幾個有源元件和 無源元件構(gòu)成即可，由此來大幅度地降低所需占據(jù)/耗費的布局面積。本發(fā)明提供一種移位寄存裝置，其包括有多級串接在一起的移位寄存器。每一級 移位寄存器都具有第一輸入端與輸出端，其中第i級移位寄存器的輸出端連接至第(i+1) 級移位寄存器的第一輸入端，且i為正整數(shù)。在本發(fā)明的一實施例中，第i級移位寄存器包括第一晶體管至第四晶體管以及電 容。其中，第一晶體管的柵極用于接收第一時鐘脈沖信號，而第一晶體管的第一漏/源極則 用于接收一第一電壓。第二晶體管的柵極用于作為第i級移位寄存器的第一輸入端，且連 接第(i_l)級移位寄存器的輸出端，第二晶體管的第一漏/源極連接第一晶體管的第二漏 /源極，而第二晶體管的第二漏/源極則連接至一第二電壓。電容的第一端連接第一晶體管的第二漏/源極，而電容的第二端則連接至所述第 二電壓。第三晶體管的柵極連接電容的第一端，第三晶體管的第一漏/源極用于接收第二 時鐘脈沖信號，而第三晶體管的第二漏/源極則用于作為第i級移位寄存器的輸出端。第 四晶體管的柵極連接第三晶體管的柵極，第四晶體管的第一漏/源極連接第三晶體管的第 二漏/源極，而第四晶體管的第二漏/源極則連接至所述第二電壓。在本發(fā)明的一實施例中，第一與第三晶體管為第一型晶體管，而第二與第四晶體 管為第二型晶體管。在本發(fā)明的一實施例中，所述第一時鐘脈沖信號的周期至少為所述第二時鐘脈沖
4信號的周期的兩倍。本發(fā)明另提供一種具有上述移位寄存裝置的柵極驅(qū)動器，以及具有此柵極驅(qū)動器 的液晶顯示器?；谏鲜?，本發(fā)明的移位寄存裝置內(nèi)的每一級移位寄存器僅需由少數(shù)幾個有源元 件和無源元件(即P、N型晶體管與電容)構(gòu)成即可，甚至在某些條件下并不需要利用無源 元件(之后再詳加介紹)，且更不需利用傳統(tǒng)的數(shù)字邏輯元件。因此，本發(fā)明的每一級移位 寄存器相比較于傳統(tǒng)的CMOS D型觸發(fā)器所構(gòu)成的移位寄存器而言，其所需占據(jù)/耗費的布 局面積相對較小，從而可以達到降低生產(chǎn)成本的目的。應了解的是，上述一般描述及以下具體實施方式
僅作為例示性及闡釋性的描述， 其并不能限制本發(fā)明所欲保護的范圍。


圖1為本發(fā)明一實施例的液晶顯示器100的結(jié)構(gòu)示意圖；圖2為本發(fā)明第一實施例的移位寄存裝置201的示意圖；圖3為本發(fā)明第一實施例的移位寄存器的內(nèi)部電路圖；圖4為本發(fā)明第一實施例的移位寄存器的操作時序圖；圖5為本發(fā)明第二實施例的移位寄存裝置501的示意圖；圖6為本發(fā)明第二實施例的移位寄存器SR/的內(nèi)部電路圖；圖7為本發(fā)明第三實施例的移位寄存裝置701的示意圖；圖8為本發(fā)明第三實施例的移位寄存器SR/的內(nèi)部電路圖；圖9為本發(fā)明第四實施例的移位寄存裝置901的示意圖；圖10為本發(fā)明第四實施例的移位寄存器SR/”的內(nèi)部電路圖；圖11為本發(fā)明第四實施例的移位寄存器SR/”的操作時序圖；圖12為本發(fā)明第五實施例的移位寄存裝置1201的示意圖；圖13為本發(fā)明第五實施例的移位寄存器SR/’”的內(nèi)部電路圖；附圖中主要元件符號說明100-液晶顯示器；101-液晶顯示面板；103-柵極驅(qū)動器；105-源極驅(qū)動器；107-時序控制器；109-背光模組；201、501、701、901、1201_ 移位寄存裝置；SR1 SRn、SR1， SRn，、SR1，， SRn”、SR1 ”， SRn”，、SR/，” SRn”” -移位寄存器；MPl MP3-P型晶體管； 麗1 MN7-N型晶體管；C-電容；C，-寄生電容；SS1 SSn、SS1， SSn，、SS1 ” SSn”、SS1 ”， SSn，，，、SS/，” SSn””_ 掃描信號；A-節(jié)點；INjm, IN」、INj+1、INj./, IN/、INj+1，、INI」—/，、INI/，、IN1J+1 ”、IN2/，、IN2J+1 ”、INjm"'、IN/”、INJ+1”，、
INljH ””、INlj ””、INlj+1””、I N2J_1",\ IN2/，”、IN2j+1，，，，-輸入端；OUIV1、OUTj、0UTJ+1、OUTj^1，、OUTj，、0UTJ+1，、OUTj^1 ”、OUTj ”、0UTJ+1，，、OUT”，，，、OUTj，，，、0UTJ+1，，，、OUT”’，，，、OUT/，”、0UTj+1”” -輸出端；CLKl CLK3-時鐘脈沖信號；RSTB-復位信號；D2U、U2D-方向信號；Vdd-系統(tǒng)電壓；GND-接地電壓(參考電壓)；Tl T4-時序。
具體實施例方式現(xiàn)將詳細參考本發(fā)明的幾個實施例，在附圖中說明所述幾個實施例的實例。另外， 凡可能之處，在附圖及實施方式中使用相同標號的元件/構(gòu)件代表相同或類似部分。圖1為本發(fā)明一實施例的液晶顯示器100的結(jié)構(gòu)示意圖。請參照圖1，液晶顯示 器100包括液晶顯示面板(LCD panel) 101、柵極驅(qū)動器(gate driver) 103、源極驅(qū)動器 (source driver) 105、時序控制器(timing controller) 107，以及背光模組(backlight module) 109。其中，液晶顯示面板101內(nèi)具有多個以矩陣方式排列的像素(pixel，圖中未示 出)。柵極驅(qū)動器103連接液晶顯示面板101，用于序列產(chǎn)生掃描信號(scan signal)以 開啟液晶顯示面板101內(nèi)的每一列像素的有源元件(例如薄膜晶體管，TFT)。源極驅(qū)動器 105連接液晶顯示面板101，用于提供對應的數(shù)據(jù)電壓(也可稱為像素電壓)給被柵極驅(qū)動 器103開啟的列像素。時序控制器107連接柵極驅(qū)動器103與源極驅(qū)動器105，用于控制柵 極驅(qū)動器103與源極驅(qū)動器105的運作。由背景技術(shù)中所描述的內(nèi)容大致可知，傳統(tǒng)的每一級移位寄存器是利用CMOS D型 觸發(fā)器來實現(xiàn)的，但是由于每一級CMOS D型觸發(fā)器都需要大量的數(shù)字邏輯元件，所以當液 晶顯示面板的分辨率越高時，制作柵極及源極驅(qū)動器會占據(jù)/耗費越大的布局面積，從而 大幅增加生產(chǎn)成本。有鑒于此，為了降低生產(chǎn)成本，本發(fā)明提供了簡化的移位寄存器，使布 局面積可以大幅減少。圖2為本發(fā)明第一實施例的移位寄存裝置201的示意圖。移位寄存裝置201內(nèi)具 有多級串接在一起的移位寄存器(圖2僅示出3級移位寄存器SI^1、SRj、SRj+1以方便做說 明)，且每一級移位寄存器都具有輸入端與輸出端。其中，第i級移位寄存器的輸出端連接 至第(i+Ι)級移位寄存器的輸入端。舉例來說，移位寄存器SIV1W輸出端OUIV1會連接至 移位寄存器的輸入端1 ，而移位寄存器的輸出端OUL會連接至移位寄存器SRp1的 輸入端1 +1，請依此類推，故不再贅述。另外，在本實施例中，由于移位寄存裝置201內(nèi)的每一級移位寄存器的電路架構(gòu) 與運作原理類似，因此以下僅以單一級移位寄存器來進行說明及解釋。圖3為本發(fā)明第一實施例的移位寄存器SRj的內(nèi)部電路圖。請合并參照圖1 圖 3，移位寄存器SRj包括P型晶體管MPl與MP2、N型晶體管麗1與麗2，以及電容C。其中，P 型晶體管MPl的柵極用于接收時鐘脈沖信號CLK1，而P型晶體管MPl的第一漏/源極則用 于接收液晶顯示器100的系統(tǒng)電壓(system voltage)VDD。
N型晶體管MNl的柵極用于作為移位寄存器的輸入端1 ，且連接移位寄存器 SRjm的輸出端OUIV1, N型晶體管麗1的第一漏/源極連接P型晶體管MPl的第二漏/源 極，而N型晶體管MNl的第二漏/源極則連接至一參考電壓(例如為接地電壓GND，但并不 限制于此)。電容C的第一端連接P型晶體管MPl的第二漏/源極，而電容C的第二端則連 接至參考電壓(即接地電壓GND)。P型晶體管MP2的柵極連接電容C的第一端，P型晶體管MP2的第一漏/源極用于 接收時鐘脈沖信號CLK2，而P型晶體管MP2的第二漏/源極則用于作為移位寄存器SRj的 輸出端OUT」。N型晶體管麗2的柵極連接P型晶體管MP2的柵極，N型晶體管麗2的第一漏 /源極連接P型晶體管MP2的第二漏/源極，而N型晶體管MN2的第二漏/源極則連接至參 考電壓(即接地電壓GND)。通過參照上述對于移位寄存器SRj的電路架構(gòu)的描述后，本發(fā)明領域具有通常知 識者應當可以自行推演/類推出移位寄存裝置201整體的架構(gòu)，因此在此并不再加以贅述。另外，圖4為本發(fā)明第一實施例的移位寄存器的操作時序圖。請合并參照圖 3與圖4，從圖4所示的操作時序圖中應可輕易看出，時鐘脈沖信號CLKl的周期為時鐘脈沖 信號CLK2的周期的兩倍，且在液晶顯示器100的一個幀周期(frame period)中的時序Tl 內(nèi)，時鐘脈沖信號CLKl為低電平、時鐘脈沖信號CLK2為高電平，而移位寄存器SIV1所輸出 的掃描信號SSp1為低電平。如此一來，P型晶體管MPl會被導通，以至于系統(tǒng)電壓Vdd會對電容C進行充電，由 此致使P型晶體管MPl的第二漏/源極與P型晶體管MP2的柵極的連接路徑上的節(jié)點A的 電平會被拉升至高電平，從而使得P型晶體管MP2會被截止，而N型晶體管麗2會被導通， 并致使移位寄存器SRj在時序Tl內(nèi)所輸出的掃描信號SSj為低電平。緊接著，在相同幀周期中的時序T2內(nèi)，時鐘脈沖信號CLKl為高電平、時鐘脈沖信 號CLK2為低電平，而移位寄存器SI^1所輸出的掃描信號SSp1為高電平。如此一來，P型晶 體管MPl會被截止，而N型晶體管麗1會被導通，從而使得電容C在時序Tl內(nèi)所儲存的電 荷會被釋放掉，且節(jié)點A的電平會被拉降至低電平。由于節(jié)點A的電平在時序T2內(nèi)會被拉 降至低電平，所以此時P型晶體管MP2會被導通，而N型晶體管麗2會被截止，致使移位寄 存器在時序T2內(nèi)所輸出的掃描信號SS^為低電平。之后，在相同幀周期中的時序T3內(nèi)，時鐘脈沖信號CLKl為高電平、時鐘脈沖信號 CLK2為高電平，而移位寄存器SI^1所輸出的掃描信號SSf1為低電平。如此一來，P型晶體 管MPl與N型晶體管麗1都會被截止，從而使得節(jié)點A的電平在時序T3內(nèi)會持續(xù)維持在低 電平。由于節(jié)點A的電平在時序T3內(nèi)會持續(xù)維持在低電平，所以此時P型晶體管MP2還是 會被導通，而N型晶體管MN2還是會被截止，致使移位寄存器SRj在時序T3內(nèi)所輸出的掃 描信號SS^為高電平。隨后，在相同幀周期中的時序T4內(nèi)，時鐘脈沖信號CLKl與CLK2都為低電平，而移 位寄存器SIV1所輸出的掃描信號SSp1也為低電平。如此一來，P型晶體管MPl會被導通， 以至于系統(tǒng)電壓Vdd會再次對電容C進行充電，致使節(jié)點A的電平會被拉升至高電平，從而 使得P型晶體管MP2會被截止，而N型晶體管麗2會被導通，由此致使移位寄存器SRj在時 序T4內(nèi)所輸出的掃描信號SS^為低電平。由于在相同幀周期中的時序T4之后，N型晶體管MNl并無被導通的條件存在，因此節(jié)點A的電平會持續(xù)維持在高電平，從而使得P型晶體管MP2持續(xù)被截止，而N型晶體管 MN2持續(xù)被導通，由此致使移位寄存器SRj在時序T4之后所輸出的掃描信號SSj都為低電 平，直至下一幀周期的時序T2為止，這是因為下一幀周期的時序T2時，N型晶體管MNl有 被導通的條件存在。通過參照上述對于移位寄存器SRj的運作原理的描述后，本發(fā)明領域具有通常知 識者應當可以自行推演/類推出移位寄存裝置201整體的運作方式，因此在此并不再加以 贅述。基于上述實施例所描述的內(nèi)容可知，移位寄存裝置201內(nèi)的每一級移位寄存器僅 需由4個有源元件(即兩個P型晶體管與兩個N型晶體管)以及1個無源元件(即電容) 構(gòu)成即可，而不需利用傳統(tǒng)的數(shù)字邏輯元件。因此，上述實施例的每一級移位寄存器相比較 于傳統(tǒng)的CMOS D型觸發(fā)器所構(gòu)成的移位寄存器而言，其所需占據(jù)/耗費的布局面積相對較 小。圖5為本發(fā)明第二實施例的移位寄存裝置501的示意圖。與圖2相較，圖5多了 一復位信號RSTB輸入至移位寄存裝置501。圖6為本發(fā)明第二實施例的移位寄存器SR/的內(nèi)部電路圖。請合并參照圖3與圖 6，從圖3與圖6中應可輕易看出，圖6所示的移位寄存器SR/比圖3所示的移位寄存器SRj 多了一個P型晶體管MP3。其中，P型晶體管MP3的柵極用于接收復位信號RSTB，P型晶體 管MP3的第一漏/源極用于接收系統(tǒng)電壓VDD，而P型晶體管MP3的第二漏/源極則連接至 電容C的第一端。圖6所示的移位寄存器SR/的運作原理實質(zhì)上與圖3所示的移位寄存器SRj類 似，只不過P型晶體管MP3可以讓圖6所示的移位寄存器SR/具備有復位(reset)的功能。 更清楚來說，只要時序控制器107(但并不限制于此)提供一個低電平的復位信號RSTB至 P型晶體管MP3的柵極，即可使圖6所示的移位寄存器SR/所輸出的掃描信號SS/為低電平。由于移位寄存裝置501內(nèi)的每一級移位寄存器的電路架構(gòu)與運作原理都類似，因 此時序控制器107可以同時發(fā)送一個低電平的復位信號RSTB給每一級移位寄存器內(nèi)的P 型晶體管MP3的柵極，由此先對移位寄存裝置501進行初始化的動作。如此一來，即可確保 移位寄存裝置501整體的運作可以正確無誤。圖7為本發(fā)明第三實施例的移位寄存裝置701的示意圖。與圖5相較，圖7多了 方向信號D2U與U2D輸入至移位寄存裝置701。圖8為本發(fā)明第三實施例的移位寄存器SR/的內(nèi)部電路圖。請合并參照圖6與 圖8，從圖6與圖8中應可輕易看出，圖8所示的移位寄存器SR/’比圖6所示的移位寄存器 SR/多了三個N型晶體管麗3 麗5。其中，N型晶體管麗1的柵極用于作為移位寄存器 SR/'的第一輸入端INI/，。N型晶體管麗3的柵極用于接收方向信號D2U，N型晶體管麗3 的第一漏/源極連接P型晶體管MPl的第二漏/源極，而N型晶體管MN 3的第二漏/源極 則連接N型晶體管麗1的第一漏/源極。N型晶體管MN4的柵極用于接收與方向信號D2U相位差180度的方向信號U2D，而 N型晶體管MN4的第一漏/源極則連接P型晶體管MP3的第二漏/源極。N型晶體管麗5 的柵極用于作為移位寄存器SR/，的第二輸入端IN2/，，且連接移位寄存器SR;，的輸出端
80UTj+1”，N型晶體管麗5的第一漏/源極連接N型晶體管MN4的第二漏/源極，而N型晶體 管麗5的第二漏/源極則連接至參考電壓(即接地電壓GND)。圖8所示的移位寄存器SR/，的運作原理實質(zhì)上與圖6所示的移位寄存器SR/類 似，只不過N型晶體管麗3 麗5可以讓圖8所示的移位寄存器SR/還具備有雙向傳輸掃 描信號SS/’ SSn”的功能。更清楚來說，由于方向信號D2U與U2D的相位差為180度，所 以當方向信號D2U致能(enable)時，方向信號U2D會禁能(disable)，由此使得移位寄存 器SR/’所輸出的掃描信號SS/’可以傳遞至下一級移位寄存器SRj+1”的第一輸入端mij+1”。 然而，當方向信號D2U禁能時，方向信號U2D會致能，由此使得移位寄存器SR/’所輸出的掃 描信號SS/，可以傳遞至上一級移位寄存器SI^1 ”的第二輸入端ΙΝ2μ ”。由于移位寄存裝置701內(nèi)的每一級移位寄存器的電路架構(gòu)與運作原理都類似，因 此時序控制器107可以同時發(fā)送一個處于致能狀態(tài)的方向信號D2U給每一級移位寄存器內(nèi) 的N型晶體管ΜΝ3的柵極，此時每一級移位寄存器內(nèi)的N型晶體管ΜΝ5的柵極也會同時接 收到由時序控制器107所發(fā)送的處于禁能狀態(tài)的方向信號U2D。如此一來，移位寄存裝置 701便可依序產(chǎn)生掃描信號SS/， SSn”。相反地，時序控制器107也可同時發(fā)送一個處于禁能狀態(tài)的方向信號D2U給每一 級移位寄存器內(nèi)的N型晶體管麗3的柵極，此時每一級移位寄存器內(nèi)的N型晶體管麗5的 柵極也會同時接收到由時序控制器107所發(fā)送的處于致能狀態(tài)的方向信號U2D。如此一來， 移位寄存裝置701便可轉(zhuǎn)為依序產(chǎn)生掃描信號SSn” SS/’。除此之外，時序控制器107還可以在發(fā)送方向信號D2U與U2D給每一級移位寄存 器內(nèi)的N型晶體管麗3與麗5的柵極之前(但并不限制于此條件)，同時發(fā)送一個低電平 的復位信號RSTB給每一級移位寄存器內(nèi)的P型晶體管MP3的柵極，由此先對移位寄存裝置 701進行初始化的動作。如此一來，便可確保移位寄存裝置701整體的運作可以正確無誤。圖9為本發(fā)明第四實施例的移位寄存裝置901的示意圖。與圖5相較，圖9多了 時鐘脈沖信號CLK3輸入至移位寄存裝置901。圖10為本發(fā)明第四實施例的移位寄存器SR/”的內(nèi)部電路圖。請合并參照圖1、 圖2及圖9，移位寄存器SR/”包括P型晶體管MPl MP3、N型晶體管麗1 MN4，以及電 容C，。其中，P型晶體管MPl的柵極用于接收時鐘脈沖信號CLK1，而P型晶體管MPl的第 一漏/源極則用于接收液晶顯示器100的系統(tǒng)電壓VDD。N型晶體管麗1的柵極用于作為移位寄存器SR/”的輸入端IN/”，且連接移位寄 存器SIV/”的輸出端OUIV1Wj型晶體管MNl的第一漏/源極連接P型晶體管MPl的第二 漏/源極，而N型晶體管MNl的第二漏/源極則連接至一參考電壓(例如為接地電壓GND， 但并不限制于此)。P型晶體管MP2的柵極連接P型晶體管MPl的第二漏/源極，P型晶體管MP2的第 一漏/源極用于接收時鐘脈沖信號CLK2，而P型晶體管MP2的第二漏/源極則用于作為移 位寄存器SR/”的輸出端OUT/”。N型晶體管麗2的柵極連接P型晶體管MP2的柵極，N型 晶體管麗2的第一漏/源極連接P型晶體管MP2的第二漏/源極，且N型晶體管麗2的第 二漏/源極則連接至參考電壓(即接地電壓GND)。在本實施例中，P型晶體管MPl的第二漏/源極與P型晶體管MP2的柵極的連接 路徑上具有一節(jié)點A，且電容C’為節(jié)點A相對于參考電壓(即接地電壓GND)間的寄生電容(parasitic capacitor) 0其中，電容C’的第一端連接P型晶體管MPl的第二漏/源極，而 電容C’的第二端則連接至參考電壓(即接地電壓GND)。此外，P型晶體管MP3的柵極用于 接收復位信號RSTB，P型晶體管MP3的第一漏/源極用于接收系統(tǒng)電壓VDD，而P型晶體管 MP3的第二漏/源極則連接至電容C’的第一端。N型晶體管麗3的柵極連接P型晶體管MP2的第二漏/源極，而N型晶體管麗3的 第一漏/源極則連接P型晶體管MPl的第二漏/源極。N型晶體管MN4的柵極用于接收時 鐘脈沖信號CLK3，N型晶體管MN4的第一漏/源極連接N型晶體管麗3的第二漏/源極，且 N型晶體管MN4的第二漏/源極則連接至參考電壓(即接地電壓GND)。通過參照上述對于移位寄存器SR/”的電路架構(gòu)的描述后，本發(fā)明領域具有通常 知識者應當可以自行推演/類推出移位寄存裝置901整體的架構(gòu)，因此在此并不再加以贅 述。另外，圖11為本發(fā)明第四實施例的移位寄存器SR/”的操作時序圖。請合并參照 圖10與圖11，從圖11所示的操作時序圖中應可輕易看出，時鐘脈沖信號CLKl與CLK3的工 作周期相同，但時鐘脈沖信號CLK3的相位落后時鐘脈沖信號CLKl的相位90度、時鐘脈沖 信號CLKl與CLK3的周期為時鐘脈沖信號CLK2之周期的兩倍。與圖4相較，在時序Tl及 時序T2區(qū)間的操作類似，在此不再贅述。在幀周期中的時序T3內(nèi)，時鐘脈沖信號CLKl CLK3都為高電平，而移位寄存器 SRjV所輸出的掃描信號SSf1 ”，為低電平。如此一來，P型晶體管MPl與N型晶體管麗1 都會被截止，從而使得節(jié)點A的電平在時序T3內(nèi)會持續(xù)維持在低電平。由于節(jié)點A的電平 在時序T3內(nèi)會持續(xù)維持在低電平，所以此時P型晶體管MP2還是會被導通，而N型晶體管 MN2還是會被截止，由此致使移位寄存器SR/”在時序T3內(nèi)所輸出的掃描信號SS/”為高 電平，從而使得N型晶體管MN3會被導通，由此確保節(jié)點A的電平在時序T3時會持續(xù)維持 在低電平。隨后，在相同幀周期中的時序T4內(nèi)，時鐘脈沖信號CLKl與CLK2都為低電平、時鐘 脈沖信號CLK3為高電平，而移位寄存器SIV/”所輸出的掃描信號SSy”’也為低電平。如 此一來，P型晶體管MPl會被導通，以至于節(jié)點A的電平會被拉升至高電平，從而使得P型 晶體管MP2會被截止，而N型晶體管麗2會被導通，由此致使移位寄存器SR/”在時序T4內(nèi) 所輸出的掃描信號SS/”為低電平。由于在相同幀周期中的時序T4之后，N型晶體管MNl并無被導通的條件存在，因 此節(jié)點A的電平會持續(xù)維持在高電平，從而使得P型晶體管MP2持續(xù)被截止，而N型晶體管 MN2持續(xù)被導通，從而致使移位寄存器SR/”在時序T4之后所輸出的掃描信號SS/”都為 低電平，直至下一幀周期的時序T2為止，這是因為下一幀周期的時序T2時，N型晶體管MNl 有被導通的條件存在。圖12為本發(fā)明第五實施例的移位寄存裝置1201的示意圖。與圖7相較，圖12多 了時鐘脈沖信號CLK3輸入至移位寄存裝置1201。圖13為本發(fā)明第五實施例的移位寄存器SR/’”的內(nèi)部電路圖。請合并參照圖8與 圖10，圖13結(jié)合此兩者的特性，從而可以具有雙向傳輸及利用時鐘脈沖信號CLK3來控制電 容C’(即寄生電容)的功能。實際操作細節(jié)如圖10及圖13所示，本領域的普通技術(shù)人員 應可從前述實施例推知其操作原理，故在此不再贅述。
綜上所述，在本發(fā)明的移位寄存裝置內(nèi)的每一級移位寄存器僅需由少數(shù)幾個有源 元件和無源元件(即P、N型晶體管與電容)構(gòu)成即可，甚至在某些條件下并不需要利用無 源元件，且更不需利用傳統(tǒng)的數(shù)字邏輯元件。因此，本發(fā)明的每一級移位寄存器相比較于傳 統(tǒng)的CMOS D型觸發(fā)器所構(gòu)成的移位寄存器而言，其所需占據(jù)/耗費的布局面積相對較小， 從而可以達到降低生產(chǎn)成本的目的。除此之外，只要是應用上述任一實施例的移位寄存裝置就屬于本發(fā)明所欲保護的 范疇之一。另外，圖3、圖6、圖8、圖10及圖13中所示的N型晶體管可改為P型晶體管，且 P型晶體管可改為N型晶體管等，只需搭配相應的操作時序即可，而該變形的實施方式也屬 本發(fā)明所欲保護的范疇之一。最后應說明的是以上實施例僅用以說明本發(fā)明的技術(shù)方案，而非對其限制；盡 管參照前述實施例對本發(fā)明進行了詳細的說明，本領域的普通技術(shù)人員應當理解其依然 可以對前述各實施例所記載的技術(shù)方案進行修改，或者對其中部分技術(shù)特征進行等同替換 (例如可以依實際設計需求來改變移位寄存器的操作時序及電平)；而這些修改或者替換， 并不使相應技術(shù)方案的本質(zhì)脫離本發(fā)明各實施例技術(shù)方案的精神和范圍。
1權(quán)利要求
一種移位寄存裝置，其特征在于，包括多級串接在一起的移位寄存器，各自具有第一輸入端與輸出端，第i級移位寄存器的輸出端連接至第(i+1)級移位寄存器的第一輸入端，i為正整數(shù)，且第i級移位寄存器包括一第一晶體管，其柵極用于接收一第一時鐘脈沖信號，而其第一漏/源極則用于接收一第一電壓；一第二晶體管，其柵極用于作為第i級移位寄存器的第一輸入端，且連接第(i-1)級移位寄存器的輸出端，其第一漏/源極連接該第一晶體管的第二漏/源極，而其第二漏/源極則連接至一第二電壓；一電容，其第一端連接該第一晶體管的第二漏/源極，而其第二端則連接至該第二電壓；一第三晶體管，其柵極連接該電容的第一端，其第一漏/源極用于接收一第二時鐘脈沖信號，而其第二漏/源極則用于作為第i級移位寄存器的輸出端；以及一第四晶體管，其柵極連接該第三晶體管的柵極，其第一漏/源極連接該第三晶體管的第二漏/源極，而其第二漏/源極則連接至該第二電壓，其中，該第一晶體管及該第三晶體管都為一第一型晶體管，而該第二晶體管及該第四晶體管都為一第二型晶體管。
2.根據(jù)權(quán)利要求1所述的移位寄存裝置，其特征在于，其中第i級移位寄存器還包括 一第五晶體管，其柵極用于接收一復位信號，其第一漏/源極用于接收該第一電壓，而其第二漏/源極則連接至該電容的第一端，其中該第五晶體管為該第一型晶體管。
3.根據(jù)權(quán)利要求2所述的移位寄存裝置，其特征在于，其中該第一時鐘脈沖信號的周 期至少為該第二時鐘脈沖信號的周期的兩倍。
4.根據(jù)權(quán)利要求2所述的移位寄存裝置，其特征在于，其中所述彼此串接在一起的移 位寄存器各自還具有第二輸入端。
5.根據(jù)權(quán)利要求4所述的移位寄存裝置，其特征在于，其中第i級移位寄存器還包括 一第六晶體管，其柵極用于接收一第一方向信號，其第一漏/源極連接該第一晶體管的第二漏/源極，而其第二漏/源極則連接該第二晶體管的第一漏/源極；一第七晶體管，其柵極用于接收一第二方向信號，而其第一漏/源極則連接該第五晶 體管的第二漏/源極；以及一第八晶體管，其柵極用于作為第i級移位寄存器的第二輸入端，且連接第(i+Ι)級移 位寄存器的輸出端，其第一漏/源極連接該第七晶體管的第二漏/源極，而其第二漏/源極 則連接至該第二電壓，其中，該第六晶體管、該第七晶體管與該第八晶體管都為該第二型晶體管。
6.根據(jù)權(quán)利要求5所述的移位寄存裝置，其特征在于，其中該第一方向信號與該第二 方向信號的相位差為180度。
7.根據(jù)權(quán)利要求2所述的移位寄存裝置，其特征在于，其中該第一晶體管的第二漏/源 極與該第三晶體管的柵極的連接路徑上具有一節(jié)點，且該電容為該節(jié)點相對于該第二電壓 間的一寄生電容。
8.根據(jù)權(quán)利要求7所述的移位寄存裝置，其特征在于，其中第i級移位寄存器還包括一第六晶體管，其柵極連接該第三晶體管的第二漏/源極，而其第一漏/源極則連接該 第一晶體管的第二漏/源極；以及一第七晶體管，其柵極用于接收一第三時鐘脈沖信號，其第一漏/源極連接該第六晶 體管的第二漏/源極，而其第二漏/源極則連接至該第二電壓，其中，該第六晶體管與該第七晶體管都為該第二型晶體管。
9.根據(jù)權(quán)利要求8所述的移位寄存裝置，其特征在于，其中該第三時鐘脈沖信號的工 作周期與該第一時鐘脈沖信號的工作周期相同，且該第三時鐘脈沖信號的相位落后該第一 時鐘脈沖信號的相位90度。
10.根據(jù)權(quán)利要求8所述的移位寄存裝置，其特征在于，其中所述彼此串接在一起的移 位寄存器各自還具有第二輸入端。
11.根據(jù)權(quán)利要求10所述的移位寄存裝置，其特征在于，其中第i級移位寄存器還包括一第八晶體管，其柵極用于接收一第一方向信號，其第一漏/源極連接該第一晶體管 的第二漏/源極，而其第二漏/源極則連接該第二晶體管的第一漏/源極；一第九晶體管，其柵極用于接收一第二方向信號，而其第一漏/源極則連接該第五晶 體管的第二漏/源極；以及一第十晶體管，其柵極用于作為第i級移位寄存器的第二輸入端，且連接第(i+1)級移 位寄存器的輸出端，其第一漏/源極連接該第九晶體管的第二漏/源極，而其第二漏/源極 則連接至該第二電壓，其中，該第八晶體管、該第九晶體管與該第十晶體管都為該第二型晶體管。
12.根據(jù)權(quán)利要求11所述的移位寄存裝置，其特征在于，其中該第一方向信號與該第 二方向信號的相位差為180度。
13.根據(jù)權(quán)利要求1所述的移位寄存裝置，其特征在于，其中該第一電壓至少包括一系 統(tǒng)電壓，而該第二電壓至少包括一接地電壓。
14.根據(jù)權(quán)利要求1所述的移位寄存裝置，其特征在于，其中該第一型晶體管為一P型 晶體管，而該第二型晶體管為一 N型晶體管。
15.根據(jù)權(quán)利要求1所述的移位寄存裝置，其中該第一型晶體管為一N型晶體管，而該 第二型晶體管為一 P型晶體管。
16.一種具有如權(quán)利要求第1至15任一項所述的移位寄存裝置的柵極驅(qū)動器，用于驅(qū) 動一液晶顯示面板。
17.一種具有如權(quán)利要求第16項所述的柵極驅(qū)動器的液晶顯示器。
全文摘要
本發(fā)明提供了一種移位寄存裝置。本發(fā)明的移位寄存裝置內(nèi)的每一級移位寄存器僅需由少數(shù)幾個有源元件和無源元件構(gòu)成即可，甚至在某些條件下并不需要利用無源元件，且更不需利用傳統(tǒng)的數(shù)字邏輯元件。因此，本發(fā)明的每一級移位寄存器相比較于傳統(tǒng)的CMOS D型觸發(fā)器所構(gòu)成的移位寄存器而言，其所需占據(jù)/耗費的布局面積相對較小，從而可以達到降低生產(chǎn)成本的目的。
文檔編號G09G3/36GK101882470SQ20091014043
公開日2010年11月10日 申請日期2009年5月8日 優(yōu)先權(quán)日2009年5月8日
發(fā)明者蕭兆志, 陳炎伯 申請人:聯(lián)詠科技股份有限公司