行最短距離QPI連接，計算節(jié)點外2顆CPU通過QPI連接；
計算節(jié)點多于I個時，計算節(jié)點內(nèi)2顆CPU進行最短距離QPI連接，計算節(jié)點外每顆CPU與2個不在同一計算節(jié)點的CPU進行QPI互連；
最上側為主計算節(jié)點。
[0034]所述的多路服務器QPI扣卡內(nèi)包含時鐘源芯片，為每個計算節(jié)點提供時鐘參考。
[0035]所述的多路服務器QPI扣卡含ID信號，服務器系統(tǒng)內(nèi)設BMC，F(xiàn)PGA, FPGA偵測到QPI扣卡ID信號后默認進行多路時序控制，使用BMC設置工作模式告知FPGA需要的CPU，F(xiàn)PGA根據(jù)需要進行時序切換控制。
[0036]實施例2
參看圖2，為4S QPI扣卡內(nèi)QPI連線示意圖，針對計算節(jié)點只有2顆CPU，且計算節(jié)點相同的情況，多路服務器QPI扣卡安裝在主板計算節(jié)點的位置上，有2個計算節(jié)點，計算節(jié)點Nodel和Node2，Nodel內(nèi)2顆CPUl和CPU2進行最短距離QPI連接，Node2內(nèi)2顆CPU3和CPU4進行最短距離QPI連接，圖中虛線表示；計算節(jié)點外CPUl通過QPI與CPU3和CPU4連接，CPU2通過QPI與CPU3和CPU4連接，圖中黑色實線表示。最上側為主計算節(jié)點。該扣卡也可以降級為兩個2路服務器。
[0037]所述的QPI扣卡內(nèi)包含時鐘源芯片，為每個計算節(jié)點提供時鐘參考。
[0038]QPI扣卡還含ID信號，服務器系統(tǒng)內(nèi)設BMC，F(xiàn)PGA, FPGA偵測到QPI扣卡ID信號后默認進行多路時序控制，使用BMC設置工作模式告知FPGA需要的CPU，F(xiàn)PGA根據(jù)需要進行時序切換控制，即對不同的工作要求，可以實現(xiàn)降級切換，實現(xiàn)4路QPI全互聯(lián)，實現(xiàn)2路服務器parallel模式QPI互聯(lián)。
[0039]設計方法如實施例1。
[0040]實施例3
參看圖3，為8S QPI扣卡內(nèi)QPI連線示意圖，針對計算節(jié)點只有2顆CPU，且計算節(jié)點相同的情況，多路服務器QPI扣卡安裝在主板計算節(jié)點的位置上，有4個計算節(jié)點，計算節(jié)點Nodel、Node2、Node3、Node4，Nodel 內(nèi) 2 顆 CPUl 和 CPU2 進行最短距離 QPI 連接，Node2 內(nèi)2顆CPU3和CPU4進行最短距離QPI連接，Node3內(nèi)2顆CPU5和CPU6進行最短距離QPI連接，Node4內(nèi)2顆CPU7和CPU8進行最短距離QPI連接，圖中虛線表示；計算節(jié)點外CPUl通過QPI與CPU3和CPU7連接，CPU2通過QPI與CPU8和CPU4連接，CPU3通過QPI與CPUl和CPU5連接，CPU5通過QPI與CPU8和CPU3連接，CPU4通過QPI與CPU2和CPU6連接，CPU6通過QPI與CPU7和CPU4連接，圖中黑色實線表示。最上側為主計算節(jié)點。8S QPI扣卡模式時Nodel為主節(jié)點，可降級為兩個4路服務器。4路服務器的組合，分別為Nodel與Node2、Node3與Node4 ；Nodel與Node4、Node2與Node3。降級為四個2路服務器時每個Node節(jié)點是一個單獨的服務器。
[0041]所述的QPI扣卡內(nèi)包含時鐘源芯片，為每個計算節(jié)點提供時鐘參考。
[0042]QPI扣卡還含ID信號，服務器系統(tǒng)內(nèi)設BMC，F(xiàn)PGA, FPGA偵測到QPI扣卡ID信號后默認進行多路時序控制，使用BMC設置工作模式告知FPGA需要的CPU，F(xiàn)PGA根據(jù)需要進行時序切換控制，即對不同的工作要求，可以實現(xiàn)降級切換，實現(xiàn)4路QPI全互聯(lián)，實現(xiàn)2路服務器parallel模式QPI互聯(lián)。
[0043]設計方法如實施例1。
【主權項】
1.一種基于融合架構的多路服務器QPI扣卡的設計方法，針對每個計算節(jié)點只有2顆CPU，且計算節(jié)點相同的情況，其特征是: 多路服務器QPI扣卡安裝在主板計算節(jié)點的位置上， 計算節(jié)點只有I個時，計算節(jié)點內(nèi)2顆CPU進行最短距離QPI連接，計算節(jié)點外2顆CPU通過QPI連接； 計算節(jié)點多于I個時，計算節(jié)點內(nèi)2顆CPU進行最短距離QPI連接，計算節(jié)點外每顆CPU與2個不在同一計算節(jié)點的CPU進行QPI互連； 最上側為主計算節(jié)點。2.根據(jù)權利要求1所述的一種基于融合架構的多路服務器QPI扣卡的設計方法，其特征是所述的多路服務器QPI扣卡內(nèi)包含時鐘源芯片，為每個計算節(jié)點提供時鐘參考。3.根據(jù)權利要求1或2所述的一種基于融合架構的多路服務器QPI扣卡的設計方法，其特征是所述的多路服務器QPI扣卡含ID信號，服務器系統(tǒng)內(nèi)設BMC，F(xiàn)PGA, FPGA偵測到QPI扣卡ID信號后默認進行多路時序控制，使用BMC設置工作模式告知FPGA需要的CPU，F(xiàn)PGA根據(jù)需要進行時序切換控制。4.一種基于融合架構的多路服務器QPI扣卡，其特征是所述的多路服務器QPI扣卡依附在主板計算節(jié)點的位置上，計算節(jié)點只有I個時，計算節(jié)點內(nèi)2顆CPU進行最短距離QPI連接，計算節(jié)點外2顆CPU通過QPI連接；計算節(jié)點多于I個時，計算節(jié)點內(nèi)2顆CPU進行最短距離QPI連接，計算節(jié)點外每顆CPU與2個不在同一計算節(jié)點的CPU進行QPI互連；最上側為主計算節(jié)點。5.根據(jù)權利要求4所述的一種基于融合架構的多路服務器QPI扣卡，其特征是所述的多路服務器QPI扣卡內(nèi)包含時鐘源芯片，為每個計算節(jié)點提供時鐘參考。6.根據(jù)權利要求4所述的一種基于融合架構的多路服務器QPI扣卡，其特征是所述的多路服務器QPI扣卡含ID信號，服務器系統(tǒng)內(nèi)設BMC，F(xiàn)PGA, FPGA偵測到QPI扣卡ID信號后默認進行多路時序控制，使用BMC設置工作模式告知FPGA需要的CPU，F(xiàn)PGA根據(jù)需要進行時序切換控制。7.一種基于融合架構的多路服務器包括根據(jù)權利要求4-6任一項所述的一種基于融合架構的多路服務器QPI扣卡。
【專利摘要】本發(fā)明公開一種基于融合架構的多路服務器QPI扣卡的設計方法，屬于服務器主板設計領域；針對每個計算節(jié)點只有2顆CPU，且計算節(jié)點相同的情況，多路服務器QPI扣卡安裝在主板計算節(jié)點的位置上，計算節(jié)點只有1個時，計算節(jié)點內(nèi)2顆CPU進行最短距離QPI連接，計算節(jié)點外2顆CPU通過QPI連接；計算節(jié)點多于1個時，計算節(jié)點內(nèi)2顆CPU進行最短距離QPI連接，計算節(jié)點外每顆CPU與2個不在同一計算節(jié)點的CPU進行QPI互連；本發(fā)明將QPI扣卡設計在服務器前面方便拆卸，同時節(jié)約成本，具備一定的商業(yè)價值，方便系統(tǒng)的切換，節(jié)約成本，減少后背板走線。
【IPC分類】G06F15/17
【公開號】CN104899179
【申請?zhí)枴緾N201510155905
【發(fā)明人】吳浩, 薛廣營, 王巖
【申請人】浪潮電子信息產(chǎn)業(yè)股份有限公司
【公開日】2015年9月9日
【申請日】2015年4月3日