基于fpga和高速串口的多通道心內(nèi)電信號采集系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)據(jù)采集系統(tǒng)，具體的說是一種特別適用于采集心內(nèi)電信號的基于FPGA和高速串口通訊的多通道數(shù)據(jù)采集系統(tǒng)。
【背景技術(shù)】
[0002]心內(nèi)電信號數(shù)據(jù)采集系統(tǒng)用于檢測人體心臟左心房壁的電信號，對于確定房顫起源位置，進而進行消融治療具有重要意義。目前市場上的心電采集模塊主要是針對體表心電，體表心電與心內(nèi)電信號具有很大差異，體表心電的數(shù)據(jù)采集系統(tǒng)并不能用于心內(nèi)電信號采集，而且進行房顫治療時，采點位置越多，診斷越精確，體表心電最多只有十二通道。通用型數(shù)據(jù)采集系統(tǒng)不適用于在大噪聲中提取微弱信號，尤其是人體電生理信號。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的是提供一種基于FPGA(Field — Programmable Gate Array，現(xiàn)場可編程門陣列)和高速串口的多通道心內(nèi)電信號采集系統(tǒng)，以解決現(xiàn)有數(shù)據(jù)采集系統(tǒng)無法準確米集心內(nèi)電信號的技術(shù)缺陷。
[0004]本發(fā)明提供的一種基于FPGA和高速串口的多通道心內(nèi)電信號采集系統(tǒng)包括:
[0005]順次連接的信號預處理模塊、光電隔離模塊、通道選擇模塊、增益可編程放大模塊和模數(shù)轉(zhuǎn)換模塊；
[0006]FPGA控制模塊，包括:數(shù)據(jù)采集控制子模塊、數(shù)據(jù)緩存子模塊、數(shù)字信號處理子模塊和數(shù)據(jù)傳輸控制子模塊，數(shù)據(jù)采集控制子模塊分別與所述通道選擇模塊的地址選擇端、增益可編程放大模塊的增益控制端和模數(shù)轉(zhuǎn)換模塊的控制端、轉(zhuǎn)換時鐘端及數(shù)據(jù)讀取時鐘端連接，數(shù)據(jù)緩存子模塊分別連接所述模數(shù)轉(zhuǎn)換模塊的輸出端和所述數(shù)字信號處理子模塊；
[0007]高速串口通訊模塊，與所述數(shù)字信號處理子模塊及數(shù)據(jù)傳輸控制子模塊連接；以及
[0008]電源模塊。
[0009]在上述的基于FPGA和高速串口的多通道心內(nèi)電信號采集系統(tǒng)中，優(yōu)選地，所述信號預處理模塊的每個通道包括順次連接的射頻濾波和限壓保護子模塊、一級放大子模塊、50Hz陷波子模塊、低通濾波子模塊、高通濾波子模塊和二級放大子模塊。
[0010]在上述的基于FPGA和高速串口的多通道心內(nèi)電信號采集系統(tǒng)中，為了充分保障被測者人體安全，優(yōu)選地，所述電源模塊包括隔離電源子模塊和普通電源子模塊，隔離電源子模塊為光電隔離模塊的前端和信號預處理模塊供電，普通電源子模塊為其它功能模塊供電。
[0011]在上述的基于FPGA和高速串口的多通道心內(nèi)電信號采集系統(tǒng)中，為了方便系統(tǒng)進行擴展，滿足對更多通道的需求，優(yōu)選地，所述通道選擇模塊由復數(shù)個多選一模擬開關(guān)組合構(gòu)成，地址選擇信號由所述FPGA控制模塊內(nèi)的數(shù)據(jù)采集控制子模塊提供。
[0012]在上述的基于FPGA和高速串口的多通道心內(nèi)電信號采集系統(tǒng)中，優(yōu)選地，所述模數(shù)轉(zhuǎn)換模塊具有復數(shù)個并行通道。
[0013]在上述的基于FPGA和高速串口的多通道心內(nèi)電信號采集系統(tǒng)中，優(yōu)選地，所述數(shù)據(jù)緩存子模塊是在FPGA內(nèi)部實現(xiàn)的FIFO存儲器。
[0014]在上述的基于FPGA和高速串口的多通道心內(nèi)電信號采集系統(tǒng)中，優(yōu)選地，所述數(shù)字信號處理子模塊是在FPGA內(nèi)部實現(xiàn)的用于根據(jù)心內(nèi)電信號特征對心內(nèi)電信號進行數(shù)字濾波的FIR濾波器。
[0015]在上述的基于FPGA和高速串口的多通道心內(nèi)電信號采集系統(tǒng)中，優(yōu)選地，所述數(shù)據(jù)傳輸控制子模塊向高速串口通訊模塊提供的信號包括讀寫控制信號。
[0016]在上述的基于FPGA和高速串口的多通道心內(nèi)電信號采集系統(tǒng)中，優(yōu)選地，該采集系統(tǒng)還包括系統(tǒng)擴展模塊和/或上位機，該系統(tǒng)擴展模塊包括GP1 (General PurposeInput Output，通用輸入/輸出)和RS232接口，該上位機通過所述高速串口通訊模塊與所述數(shù)字信號處理子模塊連接。
[0017]在上述的基于FPGA和高速串口的多通道心內(nèi)電信號采集系統(tǒng)中，為了達到較佳的采樣精度，優(yōu)選地，所述信號預處理模塊和光電隔離模塊均包括64個通道，所述增益可編程放大模塊由八個增益可編程放大器組成，所述模數(shù)轉(zhuǎn)換模塊具有八個并行通道，所述通道選擇模塊由八個八選一模擬開關(guān)組成共64個輸入端和八個輸出端，通道選擇模塊的64個輸入端對應(yīng)連接光電隔離模塊的64個通道，通道選擇模塊的八個輸出端對應(yīng)通過增益可編程放大模塊的八個增益可編程放大器連接模數(shù)轉(zhuǎn)換模塊的八個并行通道。
[0018]本發(fā)明具有以下有益效果:
[0019]在FPGA控制模塊中設(shè)置數(shù)字信號處理子模塊，與信號預處理模塊結(jié)合，有效抑制了噪聲，提高了信號的信噪比，能夠準確提取出心內(nèi)電信號。用數(shù)據(jù)采集控制模塊提供采樣時鐘和轉(zhuǎn)換時鐘，能夠根據(jù)需要靈活選擇采樣率。在一片F(xiàn)PGA內(nèi)實現(xiàn)數(shù)據(jù)采集控制、數(shù)據(jù)緩存、數(shù)字信號處理和數(shù)據(jù)傳輸控制，簡化了數(shù)據(jù)采集系統(tǒng)的硬件設(shè)計，同時提高了系統(tǒng)的可靠性。采用高速串口通訊模塊傳輸數(shù)據(jù)，使得64通道數(shù)據(jù)能夠?qū)崟r傳輸?shù)缴衔粰C進行后續(xù)處理(如數(shù)字濾波和波形顯示)。
【附圖說明】
[0020]圖1為一些實施例多通道心內(nèi)電信號采集系統(tǒng)的結(jié)構(gòu)框圖；
[0021 ] 圖2為FPGA控制模塊工作流程圖。
【具體實施方式】
[0022]下面結(jié)合附圖和實施例對本發(fā)明進一步說明。這些更詳細的描述旨在幫助理解本發(fā)明，而不應(yīng)被用于限制本發(fā)明。根據(jù)本發(fā)明公開的內(nèi)容，本領(lǐng)域技術(shù)人員明白，可以不需要一些或者所有這些特定細節(jié)即可實施本發(fā)明。而在其它情況下，為了避免將發(fā)明創(chuàng)造淡化，未詳細描述眾所周知的操作過程。
[0023]如圖1所示，一些實施例基于FPGA和高速串口的多通道心內(nèi)電信號采集系統(tǒng)包括:順次連接的信號預處理模塊10、光電隔離模塊20、通道選擇模塊30、增益可編程放大模塊40和模數(shù)轉(zhuǎn)換模塊50，F(xiàn)PGA控制模塊60，電源模塊70，系統(tǒng)擴展模塊80，高速串口通訊模塊(數(shù)據(jù)傳輸模塊)90，上位機(PC) 100。
[0024]FPGA控制模塊60包括:數(shù)據(jù)采集控制子模塊61、數(shù)據(jù)緩存子模塊62、數(shù)字信號處理子模塊63和數(shù)據(jù)傳輸控制子模塊64。數(shù)據(jù)采集控制子模塊61 —方面連接通道選擇模塊30的地址選擇端，提供地址選擇信號；另一方面連接增益可編程放大模塊40的增益控制端，控制放大模塊的增益；此外還連接模數(shù)轉(zhuǎn)換模塊50的控制端、轉(zhuǎn)換時鐘端及數(shù)據(jù)讀取時鐘端，提供控制信號、轉(zhuǎn)換時鐘和采樣時鐘(數(shù)據(jù)讀取時鐘)。數(shù)據(jù)緩存子模塊62分別連接模數(shù)轉(zhuǎn)換模塊50的輸出端和數(shù)字信號處理子模塊63。
[0025]信號預處理模塊10用于接收并處理原始的心內(nèi)電信號，共有64個通道。信號預處理模塊10的每個通道包括順次相連接的射頻濾波和限壓保護子模塊11、一級放大子模塊12、50Hz陷波子模塊13、低通濾波子模塊14、高通濾波子模塊15和二級放大子模塊16。
[0026]光電隔離模塊20同樣也具有64個通道，其64個通道與信號預處理模塊10的64個通道一一對應(yīng)。心內(nèi)電信號由信號預處理模塊10預處理后，經(jīng)光電隔離模塊20進入通道選擇模塊30。
[0027]通道選擇模塊30由八個八選一模擬開關(guān)組成，共有64個輸入端和八個輸出端。通道選擇模塊30的地址選擇信號由FPGA控制模塊60提供。通道選擇模塊30的64個輸入端對應(yīng)連接光電隔離模塊20的64個通道。
[0028]增益可編程放大模塊40由八個增益可編程放大器組成。
[0029]模數(shù)轉(zhuǎn)換模塊50具有八個并行通道，具體由一塊八通道16位ADC芯片構(gòu)成。通道選擇模塊30的八個輸出端對應(yīng)通過增益可編程放大